串并-并串转换器电路图

大学数字电路课程设计 串并-并串转换器的设计

vhdl实现串并转换和并串转换 包含代码

使用了vhdl语言实现了数据的串并转换，以及并串转换，包含代码，代码易懂，适合初学者学习。

串并 并串转换

用VHDL实现串并转换 并串转换。用modelism仿真验证程序可以使用。

串并转换Verilog代码设计

自己编写的串并转换verilog 代码，经过Modelsim 软件仿真，验证了设计的正确性。

FPGA串并转换代码(verilog)

FPGA串并转换代码 (verilog) 可用.

串并转换VHDL源代码

用VHDL编写的串并转换源代码.串并转换，vhdl 源代码

verilog并串/串并转换

采用verilog语言编写其代码。文件中有8位和16位并串转换代码和测试文件，其中8位并串转换有a和b两种方法实现

串并转换模块（带testbench文件）

时序控制的串并转换模块，其中包括并行转串行子模块和串行转并行子模块，主时钟24Mhz；在安装了modelsim之后，直接运行testbench文件可以获得仿真结果。

串并-并串转换

用VHDL描述的串并、并串转换 经过啦仿真验证，可以成功的实现转换

LSF0108，8位串并转换芯片

8位串并转换芯片。1位串行输入，8位并行输出。这个芯片实质上是移位寄存器，需要考虑输入频率与输出频率。

可综合的8位串并转换verilog代码

简单的串行数据到8位并行数据的转换，verilog语言描述

串并转换verilog实现.rar

推荐了串并转换相关的书籍，实现了串并转换的代码

verilog__串并转换

verilog__串并转换.

verilogI2Cslave串并转换模块

verilog语言编写的I2Cslave串并转换模块