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FPGA-Verilog语言-UART收发驱动代码
FPGA-Verilog语言-UART收发驱动代码
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fpga开发
uart
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UART接口收发驱动代码,波特率可任意设置
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UART.rar_VHDL-FPGA-Verilog_fpga_uart
浏览:38
Verilog实现UART数据收发,晶振默认50MHz,波特率默认9600
基于FPGA verilog的 UART环回测试代码
浏览:11
1、基于Intel FPGA,采用状态机编写UART收发模块(带FIFO) 2、代码实现功能:从串口调试助手发送任意长度、格式数据给FPGA,然后FPGA再把接收到的数据回传给串口调试助手。
FPGA实现UART代码.rar
浏览:99
Altera FPGA实现UART功能VERILOG代码,供大家学习使用。 RX收到的自动转TX发出,需要的可以自行修改收发功能。
使用verilog实现基于FPGA的UART串口收发模块
浏览:60
使用verilog实现基于FPGA的串口收发模块,可在模块内部更改波特率,收发通道独立
基于FPGA通用异步收发器UART设计
浏览:194
5星 · 资源好评率100%
基于FPGA通用异步收发器UART设计 UART模块与串口助手正常通信 OLED 屏幕显示发送和接收数据及波特率 使用Quartus II 11.0 软件程序编写 modelsim仿真软件进行时序仿真 Verilog 语言
基于Verilog_HDL的UART串行通讯模块设计及仿真
浏览:173
5星 · 资源好评率100%
基于Verilog_HDL的UART串行通讯模块设计及仿真串行接口是连接FPGA和PC机的一种简单方式。这个项目向大家展示了如果使用FPGA来创建RS-232收发器。
黑金 AX309 FPGA uart verilog程序
浏览:91
黑金 AX309 FPGA uart verilog程序,串口收发程序。。。。
uart 收发器 verilog 代码,实现自收发功能;
浏览:188
5星 · 资源好评率100%
sys clk = 25m, baud 9600 停止位1, 无校验位; 代码实现了串口自收发功能,及把从 PC 收到的内容都发送会 PC, 其他波特率,自行修改代码即可,在 alter 的FPGA 上调试通过;
UART收发器设计实例
浏览:21
5星 · 资源好评率100%
介绍UART 硬件接口及电平转换电路,分析UART 的传 输时序并利用Verilog HDL 语言进行建模与仿真,最后通过开发板与PC 相连进行RS-232 通信来测试UART 收发器的正确性。
uart.rar_FPGA verilog_FPGA串口收发_fpga 串口_uart串口_串口通信 RS232
浏览:7
此上传文件实现的功能就是FPGA里实现从PC接收数据,然后把接收到的数据发回去。 使用的是串口UART协议进行收发数据。
uart.rar_fpga uart verilog_uart_源码
浏览:84
5星 · 资源好评率100%
uart串口收发模块,,主要包括了2个单独模块:收和发的verilog源码
uart.zip_PLL verilog_development7oc_fpga_fpga 收发_verilog
浏览:69
fpga串口收发完整程序,Verilog语言。
cyclone FPGA设计uartfifo串口自收发通信Verilog源码quartus9.0工程文件.zip
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5星 · 资源好评率100%
cyclone FPGA设计uartfifo串口自收发通信Verilog源码quartus9.0工程文件 module my_uart_top( clk,rst_n, rs232_rx,rs232_tx ); input clk; // 25MHz主时钟 input rst_n; //低电平复位信号 input ...
FPGA Verilog 串口收发+流水灯程序
浏览:9
FPGA Verilog 串口收发+流水灯程序,能够实现FPGA串口收发、自收自发、收到什么发什么的功能,调试的时候通过电脑端串口助手发送数据,FPGA可以接收并且转发到电脑端。本程序以最简单原始的方式实现串口通信,程序...
在FPGA上采用Verilog语言实现URAT
浏览:16
在FPGA上采用Verilog语言实现URAT ,实现异步串口通讯收发控制,配有异步串口通讯收发控制实例验证代码,便于UART验证,移植新开发应用
uart_test.rar_FPGA verilog_Spartan-6_ise14.7_spartan 6 uart_uart
浏览:131
verilog实现UART收发功能,硬件平台为spartan 6,软件平台为ise14.7
基于cycloen4e FPGA 设计UART串口收发与双端口DPRAM读写实验Verilog例程源码quartus工程文件
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基于cycloen4e FPGA 设计UART串口收发与双端口DPRAM读写实验Verilog例程源码quartus工程文件 module UART_DPRAM( Clk, //50M时钟输入 Rst_n, //系统复位 Key_in, //按键输入 Rs232_Rx, //RS232数据输入 ...
uart_1203_4.rar_4 add verilog_fpga fifo uart_uart fifo_中断 Veri
浏览:151
5星 · 资源好评率100%
MUC+fpga 串口扩展,已调试通过,4路串口共用中断,收发fifo,波特率可调,其他的可以自己添加,网上类似资料极少,极具参考价值!只提供verilog源码!
uart.zip_FPGA verilog_uart
浏览:103
uart 发送模块接收模块及tb,其中可以选择不同波特率进行收发,代码带有详细注释。
STM32CubeMx6.4.0版本+JRE安装包
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STM32CubeMx6.4.0版本+JRE安装包
KEIL5 常用stm32芯片包下载
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Keil.STM32F0xx_DFP.1.0.0.pack keil.stm32f1xx_dfp.1.0.2.pack keil.stm32f2xx_dfp.1.0.4.pack Keil.STM32F3xx_DFP.1.0.0.pack keil.stm32f4xx_dfp.1.0.5.pack Keil.STM32L1xx_DFP.1.0.0.pack Keil.STM32L4xx_DFP.2
ser2pl64.sys是电脑重要系统文件,主要用于串口转USB,描述:USB-to-Serial Cable Driver
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ser2pl64.sys是电脑重要系统文件,字面意思就是64位的串口Pl驱动系统配置文件,如果你的电脑安装PL2303等问题弹出”非旺玖原装的PL2303,请联系您的供货商“或者出现提示信息”ser2pl64.sys丢失“或者“ser2pl64.sys损坏”等错误弹窗信息提示,将会导致电脑出现蓝屏,甚至其他一些未知的问题,影响电脑的正常使用,若要解决这问题,需要重新下载一个ser2pl64.sys
CubeMX,6.11版本
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CubeMX,6.11版本
第十五届蓝桥杯嵌入式组省赛完整工程
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该工程代码实现了第十五届蓝桥杯嵌入式组程序设计题目要求。
“ 官网 ”最新版-《Arm Compiler 5.06 update 7 (build 960) Lin32》
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最新发布的MDK5.37已经不再安装Arm Compiler 5(ARMCC)编译器了,因为点击魔术棒后,在Target选项卡中选择编译器时,会看到missing:compiler version 5,如果要使用compiler version 5,需要自己安装。 由于官网下载网速比较慢,小立提前下载好并分享给你们。
Keil.STM32F4xx-DFP.2.17.1
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嵌入式入门-ADS-安装包
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嵌入式入门_ADS_安装包 结合安装教程食用更佳
RK3588全套硬件设计资料
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RK3588全套硬件设计资料
Keil5.33的STLink文件
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解决烧录闪退
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uart_comm
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