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Zynq-Configuration-Controller:一种配置控制器解决方案,允许Zynq器件配置下游FPGA
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2021-05-04
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Zynq配置控制器 一种配置控制器解决方案,允许Zynq器件配置下游FPGA。 可以在上面的GitHub“发布”选项卡中找到此IP的正式版本。 ##概述此IP旨在安装到Xilinx Vivado / SDK工具中,使用户能够为Zynq器件创建一种配置一个或多个下游FPGA器件的方法。 该控制器是为7系列设备设计的,但是由于比特流格式的通用性,它也可以用于配置较早的FPGA。 随着设计变得越来越复杂并需要更多的设备,通常希望让一个Zynq SoC设备充当其他FPGA的配置控制器。 这种方法还允许对整个系统中的各种比特流使用统一的存储介质。 注意:此控制器不允许配置下游Zynq-7000设备。 这是因为除JTAG端口外,Zynq-7000设备没有“从”配置模式。 该库是使用创建的,但可能会与其他版本向前和向后兼容。 ## Xilinx配置模式根据电路板布局,所需的配置速度和I / O
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Zynq-Configuration-Controller:一种配置控制器解决方案,允许Zynq器件配置下游FPGA (203个子文件)
simulate.bat 513B
elaborate.bat 474B
compile.bat 344B
runme.bat 219B
runme.bat 219B
config_controller_example.c 10KB
CFG_controller.c 4KB
CFG_controller_sinit.c 3KB
CFG_controller_g.c 1KB
xsim.dbg 57KB
axi_FPGA_configuration_controller.dcp 82KB
config_data_FIFO.dcp 66KB
config_data_FIFO.dcp 66KB
xsimk.exe 259KB
axi_FPGA_configuration_controller_v1_0.gtcl 54B
CFG_controller.h 3KB
CFG_controller_i.h 854B
usage_statistics_ext_labtool.html 3KB
index.html 638B
.xsim_webtallk.info 54B
vivado.jou 687B
vivado.jou 686B
block_diagram.jpg 89KB
BSP_Settings.jpg 71KB
slave_serial_parameters.jpg 64KB
slave_select_map_parameters.jpg 64KB
Project_settings_IP_Repositories.jpg 61KB
import_examples.jpg 17KB
ISEWrap.js 5KB
ISEWrap.js 5KB
rundef.js 1KB
rundef.js 1KB
simulate.log 6.24MB
runme.log 86KB
runme.log 37KB
compile.log 6KB
elaborate.log 4KB
labtool_webtalk.log 764B
xsimkernel.log 397B
xsimcrash.log 0B
project_1.lpr 335B
Makefile 505B
README.md 9KB
configuration_controller.mdd 312B
xsim.mem 30KB
vivado.pb 141KB
vivado.pb 58KB
xvhdl.pb 9KB
xelab.pb 7KB
config_data_FIFO_utilization_synth.pb 231B
axi_FPGA_configuration_controller_utilization_synth.pb 231B
axi_FPGA_configuration_controller_testbench_vhdl.prj 2KB
xsim.reloc 24KB
axi_FPGA_configuration_controller_utilization_synth.rpt 7KB
config_data_FIFO_utilization_synth.rpt 7KB
.vivado.begin.rst 178B
.vivado.begin.rst 178B
.vivado.end.rst 0B
.Vivado_Synthesis.queue.rst 0B
.vivado.end.rst 0B
.Vivado_Synthesis.queue.rst 0B
xsim.rtti 3KB
ISEWrap.sh 2KB
ISEWrap.sh 2KB
runme.sh 1KB
runme.sh 1KB
xsim.svtype 8B
axi_FPGA_configuration_controller_v1_0.tcl 6KB
config_data_FIFO.tcl 4KB
axi_FPGA_configuration_controller.tcl 2KB
configuration_controller.tcl 751B
axi_FPGA_configuration_controller_testbench.tcl 437B
fifo_generator_v12_0_changelog.txt 6KB
htr.txt 418B
htr.txt 384B
Compile_Options.txt 320B
xsim.type 19KB
config_data_FIFO_funcsim.v 86KB
config_data_FIFO_stub.v 2KB
fifo_generator_v12_0.vdb 513KB
fifo_generator_v12_0_synth.vdb 299KB
fifo_generator_vhdl_beh.vdb 289KB
builtin_prim.vdb 180KB
fifo_generator_v12_0_pkg.vdb 161KB
fifo_generator_v12_0_bhv_ss.vdb 152KB
builtin_extdepth.vdb 136KB
fifo_generator_v12_0_conv.vdb 125KB
fifo_generator_v12_0_bhv_as.vdb 118KB
config_data_fifo.vdb 81KB
builtin_top.vdb 74KB
axi_fpga_configuration_controller_testbench.vdb 72KB
fifo_generator_v12_0_builtin.vdb 56KB
builtin_top_v6.vdb 49KB
rd_pe_ss.vdb 44KB
builtin_extdepth_v6.vdb 42KB
builtin_extdepth_low_latency.vdb 42KB
wr_pf_ss.vdb 41KB
downstream_fpga_model.vdb 38KB
axi_fpga_configuration_controller.vdb 37KB
fpga_configuration_controller.vdb 37KB
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茶了不几
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