您可以根据自己的需要调整开源RISC-V核心IP！
总览
WARP-V是用TL-Verilog编写的开源CPU核心生成器，支持RISC-V和MIPSI。它是一种演示和探索工具，可以利用新兴的“事务级设计”方法实现灵活性。 它可以实现单级低功耗微控制器或中型7级CPU。 甚至指令集体系结构（ISA）都是可配置的。 WARP-V是一个不断发展的CPU组件及其各种组成的库。 它由有兴趣通过开源硬件和革命性设计方法改变硅产业的社区推动。
WARP-V仅包含CPU核心逻辑，而当前不支持虚拟内存，高速缓存或IO。 在持续集成测试中，使用开源工具对RISC-V实现进行了正式验证。
快速链接
探索WARP-V
WARP-V是最容易在Makerchip中进行探索的。 您可以：
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刊物
Steve Hoover，“管道RISC-V”，Udemy 2018，
Steve Hoover，“克服RTL”，DA
