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gen_regs:寄存器组 RTL 代码生成-开源
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2021-06-29
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该项目旨在提供一个 ruby 脚本,以生成自定义寄存器组的 RTL 代码。
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gen-regs-code_r2.1.0.zip (41个子文件)
gen-regs-code_r2.1.0
modules_vhdl
module_vhdl_rtl_read_process.rb 4KB
module_vhdl_rtl_entity.rb 7KB
module_vhdl_rtl_outputs_assignation.rb 7KB
module_vhdl_testbench_package.rb 4KB
module_vhdl_rtl_include.rb 925B
module_vhdl_rtl_package.rb 4KB
module_vhdl_rtl_registers.rb 31KB
module_vhdl_rtl_signals.rb 5KB
module_vhdl_rtl_reads_assignation.rb 4KB
modules_systemverilog
module_systemverilog_rtl_read_process.rb 4KB
module_systemverilog_testbench.rb 35KB
module_systemverilog_rtl_displays.rb 2KB
module_systemverilog_rtl_entity.rb 7KB
module_systemverilog_rtl_reads_assignation.rb 4KB
module_systemverilog_rtl_include.rb 1KB
module_systemverilog_testbench_package.rb 4KB
module_systemverilog_rtl_outputs_assignation.rb 8KB
module_systemverilog_rtl_package.rb 4KB
module_systemverilog_rtl_signals.rb 6KB
module_systemverilog_rtl_registers.rb 31KB
modules_verilog
module_verilog_rtl_outputs_assignation.rb 8KB
module_verilog_testbench_define.rb 3KB
module_verilog_rtl_entity.rb 5KB
module_verilog_rtl_signals.rb 11KB
module_verilog_rtl_include.rb 1KB
module_verilog_rtl_define.rb 3KB
module_verilog_rtl_reads_assignation.rb 4KB
module_verilog_testbench.rb 41KB
module_verilog_rtl_registers.rb 30KB
module_verilog_rtl_read_process.rb 4KB
module_verilog_rtl_displays.rb 2KB
gen_regs.rb 6KB
class_register.rb 32KB
doc
development
clean_doc.csh 191B
Chapter0_cover
cover.lyx 4KB
gen_regs.lyx 3KB
Chapter2_detailed_description
detailed_description.lyx 53KB
variables.lyx 2KB
Chapter1_general
general.lyx 3KB
gen_regs.pdf 148KB
modules_common
module_common_header.rb 5KB
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蜜柚酱Lolita
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