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FPGA-stuff:一堆TCL脚本,可让您远离Quartus GUI并使文件更容易
共5个文件
tcl:3个
md:1个
txt:1个
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2021-05-07
23:58:08
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FPGA资料 该脚本可以使用运行 将design.sv,fhw.sv,timing.tcl和run_fpga.tcl复制到新文件夹 现在运行quartus_sh -t run_fpga.tcl -project(design_name)-board sockit design_name是不带.sv扩展名的Verilog设计的名称。 Tuples.sv编译为 quartus_sh -t run_fpga.tcl-项目元组-board sockit 还显示使用的资源以获取使用的详细资源,请检查output_files /(设计名称).fit.summary 要获取fmax值,请使用quartus_sta -t Timing.tcl(design_name) 重新编译新的Verilog文件 替换项目中的verilog文件 quartus_sh -t recompile.tcl(设计名称)
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FPGA-stuff-master.zip (5个子文件)
FPGA-stuff-master
timing.tcl 470B
README.md 1KB
recompile.tcl 1018B
run_fpga.tcl 3KB
readme.txt 736B
共 5 条
- 1
资源评论
- 普通网友2023-07-24使用这些脚本,我不再感到束缚于Quartus GUI的限制,有更多的自由发挥创造力。
- 西西里的小裁缝2023-07-24使用这些TCL脚本后,我发现文件管理变得更加简单和方便。
- 鸣泣的海猫2023-07-24这个文件让我远离了Quartus GUI,大大提高了我的工作效率。
- 苗苗小姐2023-07-24这个文件提供了一个可靠的解决方案,帮助我更好地处理FPGA项目。
- 型爷2023-07-24对于那些想要节省时间并且更高效地完成FPGA设计的人来说,这个文件是一个很好的选择。
苏咔咔
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