Quartus
®
II 简介
6.0 版
Altera Corporation
101 Innovation Drive
San Jose, CA 95134
(408) 544-7000
www.altera.com
®®
Quartus II 简介
6.0 版
2006 年 3 月 P25-09235-05
Altera、Altera 标识、FastTrack、HardCopy、MAX、MAX+PLUS、MAX+PLUS II、MegaCore、MegaWizard、NativeLink、
Nios、OpenCore、Quartus、Quartus II、Quartus II 标识和 SignalTap 是 Altera 公司在美国和其它国家的注册
商标。Avalon、ByteBlaster、ByteBlasterMV、Cyclone、Excalibur、IP MegaStore、Jam、LogicLock、Master
Blaster、MegaLAB、PowerFit、SignalProbe、Stratix 和 USB-Blaster 是 Altera 公司在美国和其它国家的商标以
及服务标志。Altera 公司使用的产品设计单元和助记符受版权法以及商标法的保护。
Altera 公司承认本文档提及的其它组织的产品或商标以及服务标志，特别是：ARM 是注册商标，AMBA 是 ARM 公司
的商标。Mentor Graphics 和 ModelSim 是 Mentor Graphics 公司的注册商标。
Altera 保留更改本文档中所述器件或器件规范的权利，恕不另行通知。Altera 建议客户在下订单之前取得器件规
范的最新版本，以确认您所获得的信息是最新的。Altera 保证自己的半导体产品性能符合当前规范，与 Altera 的
标准担保一致。Altera 使用了必要的测试和其它质量控制技术，足以支持此担保。除非政府管制要求，否则没有
必要对每个设备的所有参数都进行具体测试。如果没有书面协议另做规定，Altera 对于使用本文档所述半导体器
件而引起有关的 Altera 应用协助、客户产品设计或对第三方专利或版权的侵权均不承担任何责任。Altera 不保证
或代表 Altera 涵盖或相关的可能使用或正在使用此类半导体器件在内的任何组合、机械或过程的任何专利权、版
权或其它知识产权。
没有 Altera Corporation 总裁以书面形式明确同意， Altera 产品不得用作生命支持设备或系统中的关键组件。其
中：
1. 生命支持设备或系统是指这类设备或系统：(a) 用于外科手术植入人体内； (b) 支持或维持生命，而且当这种
设备或系统在按照标签上提供的使用说明正确使用时，却无法发挥正常功效时，可能会对用户造成严重伤害。
2. 关键组件是指生命支持设备或系统的任何组件，如果不能正常发挥功效，可能会导致生命支持
设备或系统出现故障，或影响它的安全性或有效性。
Altera 产品受许多美国和国外专利及正在申请的专利、外观权和版权的保护。
版权所有 © 2004 Altera Corporation。保留所有权利。
ALTERA 公司 QUARTUS II 简介 ■ 1
前言 .................................................................................................................................6
文档编制约定 ...................................................................................................................7
第1章： 设计流程.............................................................................................................9
引言................................................................................................................... 10
图形用户界面设计流程........................................................................................11
EDA 工具设计流程 ............................................................................................. 17
命令行设计流程 .................................................................................................22
命令行可执行文件 .................................................................................23
使用标准命令行命令和脚本 ...................................................................27
使用 Tcl 命令.........................................................................................30
建立 Makefile 脚本 ................................................................................33
设计方法和设计规划 ..........................................................................................35
自上而下与自下而上的设计方法比较 .....................................................35
自上而下渐进式编译设计流程 ...............................................................36
自下而上的渐进式编译流程 ...................................................................37
第 2 章： 设计输入 ..........................................................................................................38
引言...................................................................................................................39
建立工程............................................................................................................40
使用修订 ............................................................................................... 41
使用版本兼容的数据库 ..........................................................................44
转换 MAX+PLUS II 工程 ........................................................................45
建立设计............................................................................................................46
使用 Quartus II 模块编辑器....................................................................47
使用 Quartus II 文本编辑器....................................................................48
使用 Quartus II 符号编辑器....................................................................48
使用 Verilog HDL、VHDL 以及 AHDL....................................................49
使用 Altera 宏功能 .............................................................................................50
使用知识产权 (IP) 宏功能 ...................................................................... 51
使用 MegaWizard 插件管理器 ...............................................................52
在 Quartus II 软件中例化宏功能.............................................................53
在 Verilog HDL 和 VHDL 中例化 ...............................................53
使用端口和参数定义 .................................................................53
推断宏功能...............................................................................53
在 EDA 工具中例化宏功能 .....................................................................54
使用 Black-Box 方法..................................................................54
按推断进行例化.....................................................................................54
使用 Clear-Box 方法 ..............................................................................55
第 3 章： 约束输入 ..........................................................................................................58
引言...................................................................................................................59
使用分配编辑器 .................................................................................................60
使用引脚规划器 ................................................................................................. 61
Settings 对话框 ...................................................................................................63
分配设计分区.....................................................................................................64
在 Project Navigator 中分配设计分区 ....................................................64
目录
目录
2 ■ QUARTUS II 简介 ALTERA 公司
采用 Design Partitions 窗口分配设计分区 .............................................. 64
导入分配 ........................................................................................................... 66
验证引脚分配 .................................................................................................... 67
第 4 章： 综合 ................................................................................................................ 69
引言 .................................................................................................................. 70
使用 Quartus II Verilog HDL 和 VHDL 集成综合 .................................................. 71
使用其他 EDA 综合工具..................................................................................... 73
控制 Analysis & Synthesis ................................................................................... 76
使用 Compiler 指令和属性.................................................................... 76
使用 Quartus II 逻辑选项....................................................................... 77
使用 Quartus II 综合网表优化选项 ........................................................ 79
使用设计助手检查设计可靠性 ........................................................................... 79
使用 RTL 查看器和状态机查看器分析综合结果 ...................................................81
RTL 查看器 ............................................................................................ 81
状态机查看器 ....................................................................................... 83
采用技术映射查看器分析综合结果 .................................................................... 85
进行渐进式综合 ................................................................................................ 87
第 5 章： 布局布线 ......................................................................................................... 90
引言 ................................................................................................................... 91
进行完整的渐进式编译...................................................................................... 92
分析适配结果 .................................................................................................... 93
使用 Messages 窗口查看适配结果.......................................................... 94
使用 Report 窗口或 Report 文件查看适配结果 ...................................... 95
使用时序逼近平面布局图来分析结果 .................................................... 97
使用设计助手检查设计的可靠性 ........................................................... 99
优化适配 ........................................................................................................... 99
使用位置分配 ....................................................................................... 99
设置用于控制布局布线的选项..............................................................100
设置 Fitter 选项 .......................................................................100
设置物理综合优化选项............................................................100
设置影响适配的每个逻辑选项 ................................................. 101
使用资源优化向导 ............................................................................... 101
使用设计空间管理器............................................................................104
通过反标保留分配............................................................................................ 108
第 6 章： 基于模块的设计...............................................................................................112
引言 ..................................................................................................................113
Quartus II 基于模块的设计流程..........................................................................113
使用 LogicLock 区域 ..........................................................................................114
在自上而下渐进式编译流程中使用 LogicLock 区域.............................................117
自下而上设计流程中导入导出分区 ....................................................................118
为自下而上的渐进式编译方法准备顶层设计..........................................118
导出分区，在顶层工程中使用...............................................................119
将底层分区导入到顶层工程中...............................................................119
目录
ALTERA 公司 QUARTUS II 简介 ■ 3
第 7 章： 仿真 ............................................................................................................... 120
引言..................................................................................................................121
使用 EDA 工具进行设计仿真 ............................................................................ 122
进行 EDA 仿真工具设置....................................................................... 123
生成仿真输出文件 ............................................................................... 124
EDA 仿真流程 ..................................................................................... 125
EDA 工具功能仿真流程........................................................... 125
NativeLink 仿真流程 ............................................................... 125
手动时序仿真流程 .................................................................. 126
仿真库 .................................................................................... 126
使用 Quartus II 仿真器进行仿真设计 ................................................................ 128
建立波形文件 ...................................................................................... 130
使用仿真器工具....................................................................................131
第 8 章： 时序分析 ........................................................................................................ 132
引言................................................................................................................. 133
选择 TimeQuest 或者标准时序分析器............................................................... 133
TimeQuest 时序分析 ........................................................................................ 134
运行 TimeQuest 时序分析器 ................................................................ 134
使用 TimeQuest GUI............................................................... 134
Tasks 界面............................................................................... 135
Console 界面 .......................................................................... 135
Report 界面 ............................................................................ 136
View 界面............................................................................... 136
标准时序分析器 .................................................................................. 136
指定标准时序要求 ............................................................................... 136
进行工程全局范围的时序设置................................................. 138
进行个别时序分配 .................................................................. 139
进行标准时序分析 ............................................................................... 140
进行早期时序估算 ............................................................................... 142
标准时序分析报告 ............................................................................... 143
进行分配和查看延时路径 .................................................................... 145
使用技术映射查看器查看时序延时 ...................................................... 147
使用 EDA 工具进行时序分析 ............................................................................ 148
使用 PrimeTime 软件........................................................................... 150
使用 Tau 软件...................................................................................... 150
第 9 章： 时序逼进 ........................................................................................................ 153
引言................................................................................................................. 154
使用时序逼进平面布局图 ................................................................................. 154
查看分配与布线................................................................................... 155
进行分配 ............................................................................................. 156
使用时序优化向导............................................................................................ 157
使用网表优化实现时序逼近.............................................................................. 158
使用 LogicLock 区域达到时序逼近.................................................................... 160
软 LogicLock 区域 .................................................................................161
基于路径的分配....................................................................................161
