CPU:Verilog实现的简单五级流水线CPU，开发平台：Nexys3
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2021-05-22
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CPU-master.zip （38个子文件） 
CPU-master 第一步 
pcpu.v 9KB def.v 838B 第二步 内存实现 reset初始化 d_memory.v 429B pcpu.v 9KB def.v 838B pcpu_test.v 1KB i_memory.v 1KB initial初始化 memory.v 270B pcpu.v 9KB def.v 838B pcpu_test.v 2KB 实时赋值 pcpu.v 9KB def.v 838B pcpu_test.v 2KB 开关选择 d_memory.v 429B pcpu.v 9KB top_ucf.ucf 437B def.v 838B top.v 812B i_memory.v 1KB VGA显示 RAM_set.v 10KB d_memory.v 429B pcpu.v 10KB VGA_info_display.v 41KB top_ucf.ucf 665B def.v 838B top.v 2KB i_memory.v 1KB 第三步 d_memory.v 454B pcpu.v 12KB top_ucf.ucf 427B def.v 838B top_test.v 1KB top.v 812B i_memory.v 2KB .gitignore 856B README.md 213B .gitattributes 378B资源评论
