基于京微雅格低功耗FPGA的8b/10b SERDES的接口设计.doc
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2019-09-05
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基于京微雅格低功耗 FPGA 的 8b/10b SERDES 的接口设计
作者：京微雅格系统应用工程师 易晶晶
摘要
串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统带宽不断增加至多吉比
特范围，并行接口已经被高速串行链接，或 SERDES （串化器/ 解串器）所取代。起初， SERDES 是
独立的 ASSP 或 ASIC 器件。在过去几年中已经看到有内置 SERDES 的 FPGA 器件系列，但多见于高
端 FPGA 芯片中，而且价格昂贵。
本方案是以 CME 最新的低功耗系列 FPGA 的 HR03 为平台，实现 8/10b 的 SerDes 接口，包括
SERDES 收发单元，通过完全数字化的方法实现 SERDES 的 CDR（Clock Data Recovery，时钟数据恢
复），完成 100~200Mhz 的板间 SERDES 单通道通信，该 SERDES 接口方案具有成本低、灵活性高、
研发周期短等特点。
关键字：HR03、SERDES、CDR
1 硬件接口：
硬件的接口如上图所示，主要包括发送与接收模块。
发送模块包括 8b/10b 编码器，并串转换器，锁相环（PLL）频率合成器和发送器，接收模块包括
8b/10b 解码器，Comma 检测器，串并转换器，时钟数据恢复器（CDR）和接收器。
8b/10b 编码器用于将从上层协议芯片发送过来的字节信号映射成直流平衡的 10 位 8b/10b 编码，
并串转换用于将 10 位编码结果串行化，并串转换所需的高速、低抖动时钟由锁相环提供，发送器用于
将 CMOS 电平的高速串行码流转换成抗噪声能力较强的差分信号，经背板连接或光纤信道发送到接收
机。
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