EDA/PLD中的基于现场可编程门阵列的数控延时器的设计

摘要：给出一种基于现场可编程门阵列(FPGA)的数控延时器的设计方法。首先详细介绍使用计数器的串联实现可控延时的方法，接着讨论不同延时范围下该数控延时器的改进方案，最后分析延时误差及延时精确度。延时器的外部接口仿照AD9501设计。 　　l 引言 　　利用硬件描述语言结合可编程逻辑器件(PLD)可以极大地方便数字集成电路的设计，本文介绍一种利用VHDL硬件描述语言结合现场可编程门阵列(FPGA)设计的数控延时器，延时器在时钟clk的作用下，从8位数据线输入延时量，到LATCH高电平时锁存数据，可以实现对触发脉冲TRIG的任意量的延时。由于延时范围不同，设计所用到的FPGA的资源也不同，本文