使用RTL仪器进行早期实时SoC功耗估算

在现代超大规模集成电路（VLSI）设计中，系统级芯片（SoC）的早期功耗估算对于架构探索和验证至关重要，但实时、长时间间隔和准确的估算对于系统级别的估算以及软硬件调优来说仍然是挑战。本研究提出了一种基于机器学习的模型抽象方法用于实时功率估算。通过利用奇异值分解（SVD）技术，抽象出寄存器切换行为与精确功率波形之间关系的主要成分。所抽象出的功率模型被自动地植入到RTL实现中，并且综合到FPGA平台上以实现在寄存器切换行为的实时功率估算。 该原型实现基于三个IP核心，能够预测每个周期的功耗，与商业功率估算工具相比，准确率损失在5%以内。为了计算功率消耗，需要执行功能模拟，并且随着晶体管数量和模拟时间的增长，传统的功能模拟方法在容量上受到限制。随着制造技术的进步，设备尺寸缩小，芯片复杂性增加，大规模电路设计和验证变得越来越困难且耗时。功率估算工具的低速性能限制了其在设计流程中的效用。 显然，这类估算工具无法用于架构探索的迭代方式中。提高抽象级别到架构级别可以显著提高效率，因此提出了很多类型的虚拟平台技术，以用于芯片设计的早期开发和验证。特别是，加速的硬件/软件协同仿真成为最流行的虚拟平台，用于验证功能和性能。 在现代VLSI设计中，尤其是在SoC设计阶段，早期估算功耗对于确保设计满足功耗目标至关重要。过高的功耗可能导致芯片发热、功耗预算不足，甚至可能影响系统稳定性和可靠性。传统的功耗估算方法通常在电路设计完成后进行，这时候若发现功耗过高，进行设计调整的成本将非常高。因此，早期且实时的功耗估算可以有效地指导设计优化，从而避免后期大规模的重新设计。 本研究采用了一种新颖的方法，即利用RTL仪器化进行实时功耗估算。这种方法的创新之处在于，它使用SVD技术来抽象寄存器切换行为和精确功率波形之间的关系，从而创建一个可以实时监控功耗的模型。这意味着设计者可以在设计的早期阶段就开始进行功耗监控和管理，而不必等到所有硬件描述语言（HDL）代码完成后。 此外，SVD是一种线性代数技术，能够将数据矩阵分解为若干个正交的矩阵，其中包含了原始数据的主要特征。在本研究中，通过SVD提取寄存器切换行为的主要成分，能够建立一个简化的功率模型，这样既保持了估算的准确性，又显著降低了复杂度和计算量。 将此抽象后的模型植入到RTL代码中，是本研究的另一个技术亮点。通过在设计中自动添加仪器代码，可以在设计被综合到FPGA平台后实时地监测和估算功耗。这种方法不仅可以用于芯片设计的早期阶段，也可以在软件开发阶段，帮助开发者理解软件执行对硬件功耗的影响。 FPGA是现场可编程门阵列，是一种可以通过编程来配置的半导体设备，被广泛应用于原型设计和硬件加速。通过将设计综合到FPGA平台上，可以模拟实际硬件的行为，同时由于FPGA具有较好的可编程性，可以在不改变硬件的情况下反复调整和测试设计。 这种方法相比商业功耗估算工具来说，具有较低的准确率损失，同时能够在芯片设计的早期阶段就进行实时监控，这对于减少设计迭代周期和缩短产品上市时间有着重要的意义。对于集成电路设计而言，能够更早地发现并解决功耗问题，意味着可以更加高效地管理项目预算和资源，最终交付一个既符合性能需求又满足功耗约束的产品。