简述有效提高DFT设计测试覆盖率的方法
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2020-10-22
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简述有效提高简述有效提高DFT设计测试覆盖率的方法设计测试覆盖率的方法
随着电子电路集成度的提高，电路愈加复杂，要完成一个电路的测试所需要的人力和时间也变得非常巨大。为
了节省测试时间，除了采用先进的测试方法外，另外一个方法就是提高设计本身的可测试性。其中，可测试性
包括两个方面：一个是可控制性，即为了能够检测出目的故障（fault）或缺陷（defect），可否方便的施加测试
向量；另外一个是可观测性，指的是对电路系统的测试结果是否容易被观测到。在集成电路（Integrated Circuit,
简称IC）进入超大规模集成电路时代，可测试性设计（Design for Test,简称DFT）是电路和芯片设计的重要环
节，它通过在芯片原始设计中插入各种用于提高芯片可测试性（包括
随着电子电路集成度的提高，电路愈加复杂，要完成一个电路的测试所需要的人力和时间也变得非常巨大。为了节省测试
时间，除了采用先进的测试方法外，另外一个方法就是提高设计本身的可测试性。其中，可测试性包括两个方面：一个是可控
制性，即为了能够检测出目的故障（fault）或缺陷（defect），可否方便的施加测试向量；另外一个是可观测性，指的是对电
路系统的测试结果是否容易被观测到。在集成电路（Integrated Circuit,简称IC）进入超大规模集成电路时代，可测试性设计
（Design for Test,简称DFT）是电路和芯片设计的重要环节，它通过在芯片原始设计中插入各种用于提高芯片可测试性（包括
可控制性和可观测性）的硬件逻辑，从而使芯片变得容易测试，大幅度节省芯片测试的成本。
在DFT设计中，测试覆盖率及其测试效率是最重要的指标。一方面，理想的设计目标当然希望测试能够遍及整个芯片的逻
辑，尽管理想值100%是不容易达到的；另一方面，测试效率亦非常重要，设计工程师总希望用最少的测试向量达到预期的测
试覆盖率，来降低芯片的测试成本。
当然，DFT设计必须保证正常的逻辑功能为前提。不幸的是，功能设计总会忽略一些潜在的问题，导致最终的测试覆盖率
往往不尽如人意。这种情况下，设计中有一些逻辑无论如何都不能被观测到或控制到，因此即使测试矢量的数量有很大的增
幅，也不能使结果改善很多。
在实际的DFT设计中，存在对测试覆盖率有较大损害的两种情况：一种存在于数字逻辑-模拟逻辑（包括存储器）输入-输
出处之阴影部分，另一种存在于特定的多芯片封装情况下未绑出的输入-输出焊垫处。二者的共同点在于：测试模式下部分逻
辑的不可控或不可观测。
设计背景 设计背景
本文探讨的设计目标是一个来自意法半导体的数字音频信号处理芯片，要求对数字功能逻辑进行扫描链测试，覆盖率达到
98%以上。其功能逻辑中存在一些模拟模块，如锁相环、模数转换器和一些存储器单元等。更为重要的是，该芯片需要基于不
同的应用系统需要，不但需要单独封装形式，也需要多芯片共享同一封装。这样，在某些多芯片封装中，就有部分焊垫未引出
或接地。而测试的设计初衷是产生一组测试向量适用于所有封装形，就要求考虑最严格的封装下可用的管脚资源。
DFT设计有两个基本原则：可控制性和可观测性，即DFT设计要求所有输入逻辑是可控的和输出逻辑是可测的。显然，考
虑到本设计中的模拟模块接口和封装形式的资源有限性，不可控逻辑和不可观测逻辑对不小于98%的目标测试覆盖率给出了很
大的挑战。
如图1所示，在某种芯片封装情况下，除信号test_si和test_so外，其余焊垫并未绑出（接地或悬空），从而造成信号
port_A、port_B、port_C和port_D的不可控，以及信号port_Z1、port_Z2和port_Z3的不可观测（悬空）。导致很多相关逻辑
不能正常参于DFT测试，测试覆盖率受到较大的损害。
DFT设计的可控制性和可观测性是通过原始的管脚来实现的，事实上功能设计不可能专门为DFT保留足够多的管脚。如图
2所示的数字-模拟接口，由于PLL模块的存在，显然信号net_1、net_2和net_3上得到的测试结果不可直接观测（不可测），
组合逻辑1相应的测试覆盖率降低了；同时，由于PLL模块的存在，信号net_4、net_5和的net_6不能直接赋值（不可控），导
致组合逻辑2的部分逻辑不能正常参于DFT测试，相应的测试覆盖率受到较大的损害。总的来说，芯片的测试覆盖率降低了。
PLL（Phase Locked Loop）： 为锁相回路或锁相环，用来统一整合时脉讯号，使内存能正确的存取资料。PLL用于振荡
器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利 用锁相环路就可以实现这
个目的。锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由
压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相
位，直到两个信号的相位同步。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数
据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是
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