EDA/PLD中的使用PLD内部锁相环解决系统设计难题

摘要：从整个应用系统的角度，理解和分析PLD内部锁相环；在此基础上，深入剖析锁相环的相移结构，同时用这个技术解决系统设计难题。 关键词：PLD 内嵌锁相环 FIFO XBUS引言微电子技术的发展趋势是片上系统（SoC），也就是在一块芯片上实现整个系统，包括模拟部分和数字部分。作为IC产业中重要的一个分支，可编程逻辑器件（PLD）也在努力向这个方向发展。无论是Xilinx还是Altera，它们最新的PLD产品中都集成了诸如PCI接口、乘法器、MCU核以及DSP核等部件，有的甚至集成了完整的微处理器。例如，Xlinux的Vietex2-Pro系列就是集成了PowerPC微处理器。锁相环技术 在电子设计自动化（EDA）和可编程逻辑器件（PLD）的应用中，锁相环（Phase-Locked Loop，PLL）内部结构的运用是解决系统设计挑战的关键技术之一。锁相环是一种电路，能够将输入时钟与参考时钟进行同步，并提供相位调整后的输出时钟，广泛应用于高速数据通信、时钟恢复、频率合成等领域。 PLD内部集成的锁相环允许设计者在系统层面优化时钟管理，以应对高频率和严格时序约束的挑战。例如，在FPGA（Field-Programmable Gate Array）中，锁相环能够生成多个相位偏移的时钟信号，这些信号可以用于驱动不同的逻辑模块，确保时钟信号在全局布线网络上的传播具有较低的延迟和一致的相位，从而消除时钟偏移导致的问题。 在上述应用背景中，以FPGA实现FIFO（First-In-First-Out，先进先出）为例，连接到高性能DSP（Digital Signal Processor）的扩展总线XBUS。XBUS需要在100MHz的时钟速率下操作，这需要FPGA内部逻辑满足严格的建立时间和保持时间要求。当FPGA的读写时序与DSP的XBUS时序配合时，可能会出现使能信号的稳定性问题和数据输出的及时性问题。 锁相环的相移功能在此发挥了重要作用。它可以产生相位相差的时钟信号，这些信号可以用于预读逻辑，提前准备FIFO的数据输出，以满足XBUS的严格时序。此外，相移后的时钟也可以用来解决使能信号的漂移问题，通过调整时钟相位，确保使能信号在正确的时间窗口内有效，提高系统的稳定性和可靠性。 例如，当FPGA接收到XINT1中断信号并需要写入FIFO时，锁相环产生的相移时钟可以确保在XCE1有效后立即启动写操作，避免因组合逻辑延迟导致的不稳定状态。同样，对于读取操作，预读逻辑利用相移时钟可以确保在XRE信号有效后的第二个时钟周期提供正确的数据输出。 总结来说，PLD内部的锁相环技术是解决高精度、高频率系统设计问题的关键。通过相移功能，设计者可以克服时钟同步问题，满足严格的时序约束，优化FPGA内部逻辑的性能，提高与外设通信的效率和可靠性。在现代SoC设计中，理解并熟练应用锁相环技术对于提升整体系统性能至关重要。