EDA/PLD中的基于FPGA的全数字锁相环路的设计
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2020-12-08
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EDA/PLD中的基于中的基于FPGA的全数字锁相环路的设计的全数字锁相环路的设计
摘 要： 介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细叙述了其工作原理和设计思想，并用
可编程逻辑器件FPGA予以实现。关键词： VHDL语言 全数字锁相环路(DPLL) 片上系统(SOC) FPGA 数字
锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。传统的全数字锁相
环路(DPLL)是由中、小规模TTL集成电路构成。这类DPLL工作频率低，可靠性较差。随着集成电路技术的发
展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去，实现所谓片上系
统SOC(System on a chip)。因此，可以把全数字锁相
摘 要： 介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详
细叙述了其工作原理和设计思想，并用可编程逻辑器件FPGA予以实
现。
关键词： VHDL语言 全数字锁相环路(DPLL) 片上系统(SOC) FPGA
数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中
得到了极为广泛的应用。传统的全数字锁相环路(DPLL)是由中、小规模
TTL集成电路构成。这类DPLL工作频率低，可靠性较差。随着集成电路
技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把
整个系统集成到一个芯片上去，实现所谓片上系统SOC(System on a
chip)。因此，可以把全数字锁相环路作为一个功能模块嵌入SOC，构
成片内锁相环。下面介绍采用VHDL技术设计DPLL的一种方案。
1工作原理
全数字锁相环路的结构框图如图1所示
其中数字鉴相器由异或门构成，数字环路滤波器由变模可逆计数器构
成，数控振荡器由加/减脉冲控制器和除Ｎ计数器组成。可逆计数器和
加/减脉冲控制器的时钟频率分别为Mf0和2Nf0。这里f0是环路的中心频
率，一般情况下M和N为2的整数幂。时钟2Nf0经除H(＝M/2N)计数器得
到。限时的相应波形如图2所示。
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