基于CPLD的片内环形振荡器的设计方案

本文介绍一种通用的基于CPLD的片内振荡器设计方法，它基于环形振荡器原理，只占用片上普通逻辑资源(LE)，无需使用专用逻辑资源(如MaxII中的UFM)，从而提高了芯片的资源利用率；振荡频率可在一定范围内调整，振荡输出可以驱动内部逻辑和外部器件引脚。本设计有较大的通用性，可方便地在不同CPLD器件间移植，使一些基于CPLD的片上系统(SoC)设计无需使用外部时钟信号源，从而降低设计成本和难度，增加系统集成度。通过在Altera公司的MAX7000系列EMP7128LC84-15芯片上的实验说明实现的方法。实验实现的频率范围在8MHz～62MHz。仿真和硬件测试结果表明了该设计方法的正确性和可行性。