基于CPLD的片内振荡器设计

CPLD（复杂可编程逻辑器件）是一种用户可编程的数字逻辑集成电路，它允许用户根据需求自定义芯片内部的逻辑功能。在数字系统设计中，时钟信号是至关重要的，传统上通常采用外部有源或无源振荡器来提供。然而，这种方法有其局限性，比如会增加电路板面积、对布线和加工有严格要求，导致系统成本和设计难度增加。 为了解决这些问题，可以采用基于CPLD内部资源实现的片内振荡器，这样可以减少对外部资源的依赖，降低设计成本并提高系统的集成度。环形振荡器是一种简单而常见的振荡器设计方法，它通过奇数个非门组成环形级联电路，在电路中产生自激振荡。振荡器的频率可以由非门的数量和每个非门的传输延迟时间来调整。 传统的EDA（电子设计自动化）综合工具在处理环形振荡器电路时，往往会根据电路的逻辑关系而非电路结构来综合。因此，单端口非门的级联结构可能无法直接得到实现，奇数个非门可能会被综合成一个非门，偶数个非门则可能被综合成缓冲器或连线。为了在CPLD芯片中实现环形振荡器，可以将单端口非门替换为二端口元件，如二输入与非门和与门，并将控制端引出以便控制振荡器的启用或禁用。 本文提出的基于CPLD的片内振荡器设计方法，允许在不需要外部时钟源的情况下，在CPLD的普通逻辑资源（LE）内实现振荡器功能，实现了振荡频率的可调性，从而满足不同设计需求。这种方法具有很好的通用性，能够方便地移植到不同CPLD器件中，特别适用于基于CPLD的片上系统（SoC）设计。 Altera公司的MaxII系列CPLD芯片通过QuartusII软件的MegaWizard Plug-In Manager功能，提供了参数化模块库（LPM），其中包括了IO/MAXIIOscillator模块，可以在芯片内部实现片内振荡器。但该模块的工作频率范围是固定的，用户不能调整。本文所提出的基于环形振荡器原理的设计，通过改变与非门和与门的数量和种类，可以在一定范围内调整振荡频率。 通过实验验证，在Altera公司的MAX7000系列CPLD芯片 EMP7128LC84-15上实现了8MHz～62MHz的振荡频率范围。仿真和硬件测试结果证明了本设计方法的正确性和可行性。控制端oscena[n-1，0]作为振荡使能控制端，高电平时电路振荡，低电平时振荡器停振，可以单独使用或作为一组互联控制。 这项技术的实现降低了设计成本，简化了设计流程，提高了系统集成度，并且由于外部时钟资源的省略，增加了系统的可靠性。未来，随着制造技术的进步和EDA工具的完善，基于CPLD的片内振荡器设计将更加稳定可靠，为集成电路设计提供更多的便利。