无结外围栅极晶体管的电势，阈值电压和亚阈值摆幅的分析模型

无结外围栅极晶体管（Junctionless Surrounding-Gate Transistors，简称JL-SGTs）是一种新型的半导体器件，它的核心优势在于通过采用均匀高掺杂浓度来简化制造工艺，并通过小的亚阈值摆幅和大的开启电流来改善器件的电气性能。这种晶体管的设计，与传统的单栅MOSFET相比，在栅长和栅氧化层厚度缩小导致的器件性能下降问题上，提供了潜在的解决方案。随着晶体管尺寸的不断缩小，传统的单栅MOSFET的性能严重退化，主要是由于有效载流子迁移率的降低以及短沟道效应（Short Channel Effects，简称SCEs）的影响。 为了解决这些由栅长和栅氧化层厚度缩放引起的问题，研究者们提出了多栅MOSFET结构，例如双栅（Double-Gate，简称DG）和环绕栅（Surrounding-Gate，简称SG）以及FinFET结构等。然而，这些新型MOSFETs在非常浅的源/漏极的形成、由于源/漏结而产生的电阻、掺杂技术以及热预算等方面仍然存在局限。因此，无结多栅MOSFET被提出并进行了一定程度的研究，它通过在通道和源/漏区域整体拥有均匀的高掺杂浓度，从而大大简化了制造过程，并通过小的亚阈值摆幅和大的开启态电流改善了器件的电气特性。 具体到这项研究的分析模型，该模型通过求解泊松方程得到电势，并获得了电势模型。进一步，基于电势模型，得到了阈值电压和亚阈值摆幅的明确表达式。分析结果与仿真结果相比，显示出非常好的一致性。这些分析模型不仅对快速电路仿真非常有用，而且对于器件的设计和优化也具有重要的参考价值。 研究中使用的索引术语包括了分析模型、（JL）场效应晶体管（FET）、建模与仿真以及环绕栅（SG）。环绕栅晶体管之所以受到关注，是因为它们能够提供较好的栅控制能力，可以有效减少短沟道效应的影响，并提升器件的开关速度和性能。通过使用环绕栅结构，晶体管可以实现对沟道的360度全面覆盖，这有助于减少电流泄露，提高晶体管的效率。 在实际应用中，无结外围栅极晶体管可以被用于各种集成电路设计中，尤其是在需要高密度和高性能集成电路的领域，如处理器、存储器、数字和模拟电路等。由于其设计上的简化和性能上的提升，无结外围栅极晶体管有望成为未来半导体行业的一个重要发展方向。 总结来说，这项研究的核心贡献在于建立了无结外围栅极晶体管的电势、阈值电压和亚阈值摆幅的分析模型，这些模型对理解晶体管物理特性具有重要意义，并对实际器件设计和优化提供了重要的理论支持。这些模型的提出和验证，不仅是对现有技术的补充和拓展，也是对未来技术进步的有力推动。