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Design Rule 相关介绍本篇介绍的design rule只针对CMOS技术。画版图时需要按design rule的要求来操作,所以也就有我们常提到的DRC(design rule check),对设计规则的检测工作。Design rule根据工艺,工厂设备,制作流程和水平等相关指标,设定出一个相符的规则,以保证生产出的chip是有效的。Design rule与layout有很大的关系,有很多重复的劳动都是源自于design rule的upgrade。也就是在circuit不变的情况下,如果design rule有变化,layout也要跟着变化(这里无形之中就增加了不少的工作量。)所谓d
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Design Rule 相关介绍本篇介绍的design rule只针对CMOS技术。画版图时需要按design rule的要求来操作,所
以也就有我们常提到的DRC(design rule check),对设计规则的检测工作。Design rule根据工艺,工厂设
备,制作流程和水平等相关指标,设定出一个相符的规则,以保证生产出的chip是有效的。Design rule与layout
有很大的关系,有很多重复的劳动都是源自于design rule的upgrade。也就是在circuit不变的情况下,如果
design rule有变化,layout也要跟着变化(这里无形之中就增加了不少的工作量。)所谓d
Design Rule 相关介绍
本篇介绍的design rule只针对CMOS技术。画版图时需要按design rule的要求来操作,所以
也就有我们常提到的DRC(design rule check),对设计规则的检测工作。Design rule根据工
艺,工厂设备,制作流程和水平等相关指标,设定出一个相符的规则,以保证生产出的chip
是有效的。Design rule与layout有很大的关系,有很多重复的劳动都是源自于design rule的
upgrade。也就是在circuit不变的情况下,如果design rule有变化,layout也要跟着变化(这
里无形之中就增加了不少的工作量。)所谓design rule有变化是指,同一家工厂的制程变化
或者在同一家工厂以不同的工工艺生产,在不同的工厂生产等情况下,所造成的design rule
的变化,但无论是何种原因引起的,layout总是要动手改的。所以,作为一个layout engineer
是有必要对design rule有足够的了解的,并知道存在design rule的用意在何处。
Design rule有micron-based rule与lambda-based rule之分,lambda-based rule是由Mead &
Conway methodology 所决定,其大意规则转意他人对之的归纳:(unit为lambda)
Diffusion的最小宽度 (>=2)
Diffusion之间间隔的最小宽度。(避免两个diffusion相接造成漏电流)(>=3)
Poly的最小宽度(>=2)
Poly之间间隔的最小宽度(因为poly下无空乏区)(>=2)
Poly与diffusion间隔的最小宽度(为避免poly跨过diffusion造成寄生电容而增加RC-delay)
(>=2)
Gate –poly超出diffusion的最小宽度。(避免diffusion的重叠而造成短路)(>=1)
Implantation超出gate-poly的最小宽度。(避免被错误掺杂)(>=1.5)
Implantation 与相邻diffusion间隔的最小宽度。(避免被错误掺杂)(>=1.5)
Contact 最小的长及宽度 (>=2)
Contact与diffusion的最小包覆值。 (>=1)
Diffusion 中两个contact的间距。(>=2)
Contact和gate-poly的最小间距。(注意diffusion寄生电阻影响流经contact的电流)(>=2)
Metal的最小宽度。(因wafer表面不平坦,所以放宽线宽)(>=3)
Metal之间最小间隔。(>=3)
Metal包覆contact最小宽度。(>=1)
(需要注意所通常所讲的名词active, oxide, thin oxide,implant及diffusion 的之间的关系)
除此之外,还要考虑如:
well包含diffusion的最小宽度
well与之外的diffusion间隔的最小距离。
Poly包含contact的最小宽度。
…
…
一般我们拿到的design rule均为一个规范文档,所以虽然描述仔细,但却不实用。在画图
时,翻来翻去也不利于记忆,所以本人归纳了一些方法来简化design rule的记忆和操作,具
体如下:
一般命令规则:层的关系 层1,层2…层n [类型] :值 //注释
w : well w[n] : nwell
m : metal m[1] : metal1;
p : poly p[2] : poly2;
o : oxide; t : thin oxide d : diffusion a : active;
i : implantation i[p] : p+ implant
c : contact
v[2] : via2
g : gate
eX : extension
eN : enclose
wD : width
sP : spacing
oV :overlap
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weixin_38672731
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