基于FPGA的一种改进型小数分频法 (2012年)

本文在分析和比较现有小数分频方法的基础上，提出了一种改进型的累加器小数分频法，以实现更高精度的小数分频。最后利用VHDL 语言在ACTIVE-HDL 仿真软件下进行了仿真，仿真结果显示： clk_out 与clk1023 频率基本一致；每个clk_out 时钟周期有48 或49个clk_in 时钟，达到了分频的目的。