VHDL设计中电路优化问题

VHDL设计是行为级设计，所带来的问题是设计者的设计思考与电路结构相脱节。实际设计过程中，由于每个工程师对语言规则和电路行为的理解程度不同，每个人的编程风格各异，往往同样的系统功能，描述的方式不一，综合出来的电路结构更是大相径庭。即使最终综合出的电路都能实现相同的逻辑功能，但其电路的复杂程度和时延特性差别很大，甚至某些臃肿的电路还会产生难以预料的问题。因此，对VHDL设计中简化电路结构，优化电路设计的问题进行深入探讨，很有必要。