时序快速收敛的区域约束式版图设计 (2004年)

针对深亚微米工艺下版图设计中存在的时序收敛问题，提出了一种区域约束的版图设计方法。通过布局规划将各模块约束在版图的特定区域内，提高逻辑综合阶段预估模块内局部互连线时延的准确性，同时优化模块间的全局互连线用布局布线工具以达到快速的时序收敛。针对50万门的ATSC-8VSB信道解码芯片，采用0.18μm工艺在商用软件平台上对该方法进行了验证。实验结果表明，只需一次迭代就能实现时序收敛，芯片速度可达到150MHz。