如何使用Verilog编写同步RAM
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2021-07-07
05:22:37
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用 Verilog 编写同步 RAM
在 FPGA 设计实现中，经常要用到 RAM，这里的 RAM 一般指的是是静态的 RAM。一般
FPGA（如 xilinx）中就有所谓的 block RAM, 它就是现成的 RAM 资源，我们如果合理编写
verilog 代码，就可以使我们想要的 RAM 被综合成 block RAM，从而节省逻辑资源，而且性
能更优。
下面是一个单时钟同步 RAM 的模板：
代码已在 quartus 中验证
module ram_X(
//input:
clk,
wen,
din,
waddr,
raddr,
//output:
dout
);
parameter DWIDTH = 8; //数据宽度，请根据实际情况修改
parameter AWIDTH = 10; //地址宽度，请根据实际情况修改
input clk;
input wen;
input [DWIDTH-1:0] din;
input [AWIDTH-1:0] waddr;
input [AWIDTH-1:0] raddr;
output [DWIDTH-1:0] dout;
reg [DWIDTH-1:0] RAM [2**AWIDTH-1:0];
reg [AWIDTH-1:0] raddr_reg;
always @ (posedge clk)
begin
if(wen)
begin
RAM[waddr] <= din;
end
end
always @ (posedge clk)
begin
raddr_reg <= raddr;
end
assign dout = RAM[raddr_reg];
endmodule
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