摘 要： 针对二进制转十进制(BCD)转码器的FPGA实现目标，提出了一种高效、易于重构的转码器设计方案。并在FPGA开发板上成功地实现了该设计，验证结果表明，与使用中规模集成电路IP核(SN74185A)实现的7 bit、10 bit和12 bit的转码器相比，本设计可以分别节约28.5%、47.6%和49.6%的硬件实现代价(逻辑单元LEs)；同时，电路的路径延迟也分别减少了0.7 ns、2.1 ns和8.9 ns．
为了实现测量数据的实时显示，电子测量系统常用到二-十进制(BCD)转码器来完成数据的实时转换。目前，电子系统中的二-十进制(BCD)数制转换有三类实现方法，一是采用软
