分析了CMOS逻辑电路的功耗来源，对低功耗内建自测试技术进行了研究。为了减少被测电路内部节点的开关翻转活动率，提高测试向量之间的相关性，研究了随机单输入跳变测试生成序列，可以在不损失故障覆盖率的前提下，降低被测电路的开关翻转活动率，实现测试期间的低功耗，特别适合于数字集成电路的内建自测试。
《基于计数器的随机单输入跳变测试序列生成》
在现代电子技术领域，超大规模集成电路（VLSI）和系统级芯片（SoC）的快速发展带来了诸多挑战，其中测试功耗问题尤为突出。传统的测试方法往往在测试模式下产生巨大的功耗，远高于正常工作状态，这对芯片的性能和可靠性产生了负面影响。特别是在深亚微米工艺下，这种问题更加严重。本文主要探讨了一种降低测试功耗的方法——基于计数器的随机单输入跳变测试序列生成，它能够在保证故障覆盖率的前提下，有效减少被测电路内部节点的开关翻转活动率，从而实现低功耗的内建自测试（BIST）。
文章分析了CMOS逻辑电路的功耗来源。CMOS电路的能量消耗主要由动态功耗组成，它与电源电压（VDD）、时钟频率（f）和节点开关翻转活动率（几率因子p）三者密切相关。降低电源电压和时钟频率虽然能够减少功耗，但会牺牲电路性能，因此，降低开关翻转活动率成为一种更为理想的低功耗策略。
为了实现这一目标，本文提出了随机单输入跳变测试序列（RSIC）。这种测试序列生成方法基于移位寄存器（SR）和计数器，通过它们的交互作用产生一系列单输入变化的测试向量。初始状态下，移位寄存器被置为全零，随后在每个时钟周期，计数器和移位寄存器的对应位进行异或操作，产生新的测试向量。这种方法可以保证在不损失故障覆盖率的情况下，显著降低开关翻转活动率，从而减少功耗。
实验部分，作者使用Xilinx公司的XPower工具对一个CC4028译码器进行功耗分析，对比了传统全输入变化的伪随机测试序列（MSIC）和提出的RSIC序列。结果表明，RSIC序列在不同时钟频率下都能有效降低测试功耗，且其效果随着时钟频率的提高更为显著。这进一步证明了RSIC序列在实现低功耗BIST中的优越性。
基于计数器的随机单输入跳变测试序列生成是一种有效的低功耗测试技术，它通过提高测试向量的相关性，减少了被测电路的开关活动，从而降低了测试功耗。随着集成电路复杂度的不断增加，低功耗测试技术的研究将更加重要，该方法有望在未来成为低功耗BIST设计的标准之一。
