电子测量中的可降低下一代IC测试成本的确定性逻辑内置自测技术

20世纪70年代随着微处理器的出现，计算机和半导体供应商逐渐认识到，集成电路需要在整个制造过程中尽可能早地进行测试，因为芯片制造缺陷率太高，不能等到系统装配好后再测试其功能是否正确，所以在IC做好之后就应对它进行测试，一般在自动测试设备上采用仿真完整系统激励和响应的功能测试方案进行。 功能测试使制造过程更加经济高效，因为可以保证装配好的电路板和系统都是由已知完好的部件构成，所以成品工作正常的可能性更高。功能测试代表了第一代IC测试，广泛应用了近二十年。随着电子产品越来越复杂专业，专用集成电路(ASIC)成为数字测试的重点，这种电路的开发周期更短，需要新的测试方法。 20世纪90年代初期，创 电子测量中的可降低下一代IC测试成本的确定性逻辑内置自测技术是现代集成电路设计与测试领域的重要创新。这一技术的兴起源于20世纪70年代，随着微处理器的发展，半导体行业意识到需要尽早检测集成电路（IC）的缺陷，以提高整体制造效率。传统的功能测试方法，即在自动测试设备（ATE）上模拟完整系统的激励和响应，虽然能够确保组装出的电路板和系统由已知无缺陷的部件构成，但随着电子产品的复杂性和专业化发展，尤其是专用集成电路（ASIC）的广泛应用，这种方法变得成本高昂且难以应对快速的开发周期。 20世纪90年代，扫描测试技术的出现成为一种有效的解决方案，它通过自动测试程序生成（ATPG）功能，实现了较高的缺陷覆盖率，同时减少了设计的单调工作。扫描测试与集成可测性设计（DFT）相结合，使得设计者可以在设计早期确保设计的可测性，降低了额外的技术工作，避免了项目延迟。 然而，随着系统级芯片（SoC）的出现，测试需求变得更加复杂。在百万门级的SoC设计中，高覆盖率的扫描测试面临数据量剧增的问题，导致测试时间和成本成指数增长。为解决这些问题，Synopsys的确定性逻辑内置自测（DBIST）技术应运而生，这是一种高级的数字逻辑测试方法，旨在提高测试质量和效率，同时降低对设计的影响。 DBIST通过支持大量并行内部扫描链路来缩短测试时间，使用BIST晶种（seed）和符号编码来大幅度减少测试数据量，同时减少所需的测试引脚数。相比于传统的逻辑BIST解决方案，DBIST提供了一个综合的流程，解决了设计流程局限性、不可预测的覆盖率、低效的测试时间和有限的诊断能力等问题。它的设计规则检测（DRC）、综合、集成、方案生成、验证和诊断功能，使得BIST设计更加优化，且对设计的功能、时序或电源要求没有负面影响。 DBIST的实施流程如图2所示，与扫描DFT流程相比，仅增加了几个步骤，不引入额外的迭代过程。关键在于一组明确的逻辑BIST规则，这些规则作为寄存器转移级（RTL）规则检查的基础，确保了与设计流程的无缝集成。 通过确定性逻辑BIST，设计者可以预见测试成本，并在不牺牲设计性能的情况下，提升测试质量和效率，这对于处理更大、更复杂的SoC设计至关重要。此外，逻辑BIST还为测试复用和移植提供了便利，使得在不同层次（SoC/芯片级、板级、系统级）的测试中，可以重复使用已开发的测试方案，进一步降低了测试成本。