并行缓冲控制器的模块级数据流结构设计

&nbsp;针对并行缓冲控制器硬件实现困难的问题，在研究缓冲控制器结构的基础上，本文提出了一种粗粒度并行处<br>理的可重构缓冲控制器的数据流结构设计方法，控制器由模块级流水线和传统的细粒度流水线合并组成，通过缓冲<br>区实现了控制器与控制逻辑之间的隔离，因此，当正交全局信号对控制器进行局部配置时简化了系统集成度。