Cadence推出高级时序签收分析系统Encounter Timing System

Cadence设计系统公司进一步拓展了Cadence Encounter 数字IC设计平台的功能，公布了Encounter Timing System。这套新系统为客户提供了面向时序、信号完整性和功耗的统一视图和单一来源——从设计和物理实现，到最后的签收(Signoff)分析。它不仅满足了实现和签收分析的需要，前端设计团队还可以利用其全局时序调试功能，实现精确的根源分析和迅速的时序收敛，并且它还拥有着强大的图形用户界面。 　 　　通过Encounter Timing System，数字IC设计师可以克服不断缩小的工艺节点带来的困难，缩短上市时间、提高效率，将和信号完整性分析应用到设计流程的各个 Cadence Encounter Timing System是Cadence设计系统公司推出的一款高级时序签收分析系统，它针对数字集成电路（IC）设计提供了一种集成化解决方案。这款系统是Cadence Encounter数字IC设计平台扩展的一部分，旨在应对微缩工艺节点带来的设计挑战，如时序、信号完整性和功耗等问题。 Encounter Timing System的主要特性包括： 1. **统一视图和单一来源**：该系统为设计者提供了一个综合平台，整合了从设计初期到最终签收分析的全过程，包括时序、信号完整性和功耗分析。这使得设计团队可以在整个设计流程中保持一致性，减少数据转换和验证的时间。 2. **全局时序调试**：系统内置的全局时序调试功能允许设计者进行精确的根源分析，快速定位并解决时序问题，加速时序收敛过程。这对于处理复杂的时序优化问题至关重要。 3. **强大的图形用户界面**：Encounter Timing System配备了一个强大的GUI，便于用户操作和理解复杂的分析结果，提高了设计效率。 4. **信号完整性分析**：系统集成了CeltIC NDC的先进信号完整性分析，能有效处理由于工艺节点微缩带来的信号衰减和噪声问题，同时包含了悲观剔除技术，以减少过度保守的时序评估。 5. **电源完整性分析**：系统能够进行电源完整性计算，确保设计在运行时的稳定性和可靠性，减少因电源波动导致的问题。 6. **多方面支持**：支持Liberty和SDC等第三方格式，以及ECSM（有效电流源模型），增强与其他设计工具和流程的互操作性。 7. **统计时序和低功耗设计**：Encounter Timing System具备统计时序分析能力，考虑芯片制造过程中的随机性，同时支持功耗优化和低功耗设计策略，适应了现代集成电路对于能效的高要求。 8. **兼容性和易用性**：系统兼容业界标准设计流程，降低了采用新技术的难度，使得设计团队可以无缝地集成到现有的工作流程中。 随着工艺技术的发展，90纳米至45纳米甚至更小的节点设计面临着电气效应、芯片可变性和设计敏感性的挑战。Encounter Timing System通过提供相同时序视图和全面的调试工具，帮助设计师在复杂的设计空间中快速定位和解决问题，从而提高设计效率，缩短产品上市时间，并降低成本。 总而言之，Cadence Encounter Timing System是应对现代集成电路设计复杂性的强大工具，通过集成化、智能化的解决方案，助力设计者在微缩工艺节点下实现高效、准确的设计签收和优化。