时序逻辑设计 FPGA
时序逻辑设计是 FPGA 中的一种基本设计方法，它通过时钟信号（CLK）驱动，能够自我保持状态。时序逻辑设计的特点是能够保持数据的状态，通过寄存器（register）来实现数据的保持，而 wire 信号是无法保持的。
在 Verilog 语言中，时序逻辑设计可以通过 always 块来实现，例如：
```
always @(clk) begin
if (rst) begin
ary <= 4'h00;
end else begin
ary <= {ary[2:0], ary[3]};
end
end
```
这个例子中， always 块用于描述时序逻辑的行为，@(clk) 指定了时钟信号，if 语句用于描述复位信号（rst）的行为。
时序逻辑设计的应用非常广泛，例如跑马灯（LED）示例，该示例使用时序逻辑设计来实现 LED 的闪烁效果。时序逻辑设计还可以用于实现状态机（Finite State Machine，FSM），状态机是解决问题的非常有效的工具。
在 FPGA 设计中，时序逻辑设计是非常重要的一部分，它能够实现复杂的逻辑功能，例如计数器、状态机等。例如，以下是一个十进制计数器的示例：
```
module bcd_counter(rst, clk, qout);
input rst;
input clk;
output [7:0] qout;
reg [3:0] low;
reg [3:0] high;
assign qout = {high, low};
always @(posedge clk) begin
if (rst) begin
low <= 4'h0;
high <= 4'h0;
end else begin
case (low)
0, 1, 2, 3, 4, 5, 6, 7, 8: low <= low + 4'h1;
9: begin
low <= 4'h0;
case (high)
0, 1, 2, 3, 4, 5, 6, 7, 8: high <= high + 4'h1;
9: high <= 0;
endcase
endcase
endcase
end
endmodule
```
这个示例中，使用了两个十进制数据，分别占用一个 nibble（4 个比特），使用 case 语句来实现计数功能。
时序逻辑设计还可以用于实现同步复位（synchronous reset），同步复位是指在时钟信号的edges时，执行复位操作。例如：
```
always @(posedge clk) begin
if (rst) begin
// 复位操作
end else begin
// 正常操作
end
end
```
同步复位的优点是能够确保复位操作的同步性，避免了异步复位带来的不确定性。
时序逻辑设计是 FPGA 设计中的一种基本方法，它能够实现复杂的逻辑功能，例如状态机、计数器等。通过 Verilog 语言，可以编写时序逻辑设计的代码，并用来实现 FPGA 设计。
