matlab分时代码-High-Level-Synthesis:将C文件转换为Verilog

matlab分时代码高级综合 在高级综合中，工具会执行将过程或面向对象的编程语言转换为RTL级别的硬件设计的任务。 通过这种方式，可以使高级语言（例如C，C ++和MATLAB）转换为VHDL或Verilog。 在该项目中，已经实现了在使用C ++的FPGA上有效的防串扰算法。 下图显示了HLS在设计过程中的位置。 高级语言的算法更易于编写，因为重点在于算法方法。 由于设计复杂度的下降，用户不必在较低级别的问题上大惊小怪，从而减少了错误。 由于用户工作在较高的抽象水平，因此只需编写较少的代码，并且功能验证非常快。 可以及早发现错误。 另外，到VHDL或Verilog的转换以及对此生成代码的验证会在相对较短的时间内自动完成。 这样，公司就可以更快地将产品推向市场，并在竞争中保持领先地位。 用法 可以在SRC和FFT文件夹中找到C ++代码。 该代码已针对诸如Vivado或Catapult之类的工具进行了优化。 请注意，并非C ++中的每个概念都可以翻译。 因此，讨论了C ++中无法（不能）使用HLS进行翻译的概念。 由于此代码是在我实习期间开发的，因此无法公开提供完整的代码库。 报告 我