实验二_1181002038_张璐矾1
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2022-08-08
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EDA 实验二
1181002038 张璐矾
实验目的：使用 verilog 设计一个带使能的 38 译码器。0 代表灯亮，译码，1 代表灯灭，不
译码。
实验设计：A 是 3 位，Y 是 8 位，括号里的数字代表位数。
input
output
En
A(2)
A(1)
A(0)
Y(7)
Y(6)
Y(5)
Y(4)
Y(3)
Y(2)
Y(1)
Y(0)
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代码：
module lab2(in,en,out);
input [2:0]in;
input en;
output [7:0]out;
reg [7:0]out;
wire [3:0]sel;
assign sel = {en,in};
always @(in,en)
case(sel)
4'b1000: out = 8'b11111110;
4'b1001: out = 8'b11111101;
4'b1010: out = 8'b11111011;
4'b1011: out = 8'b11110111;
4'b1100: out = 8'b11101111;
4'b1101: out = 8'b11011111;
4'b1110: out = 8'b10111111;
4'b1111: out = 8'b01111111;
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