实验一（2）_1181002038_张璐矾1

实验一（2）是关于构建一个双2选1多路选择器的实践，该选择器可以基于两个控制信号（s0 和 s1）从三个输入信号（a1、a2、a3）中选择一个输出（outy）。这个设计包含了层次化设计方法和行为描述方法的实现。 我们来看层次化设计。在Verilog中，层次化设计允许将复杂的设计分解为更小的模块，便于管理和复用。在这个实验中，我们有一个顶层模块`mux221A`，它包含两个内部模块`mux21`（u1 和 u2）。每个`mux21`模块是单个2选1选择器，它们分别用于根据s0选择a2或a3，以及根据s1和u1的输出选择a1或tmp（由u1产生的中间输出）。这种设计方式使得逻辑更清晰，因为每个子模块都有明确的功能，并且可以独立验证。 `mux221A`的代码结构如下： ```verilog module mux221A(a1,a2,a3,s0,s1,outy); input a1,a2,a3,s0,s1; output outy; wire tmp; mux21 u1(a2,a3,s0,tmp); mux21 u2(a1,tmp,s1,outy); endmodule ``` 然后是行为描述的方法。在这个实现中，我们不再使用子模块，而是直接在顶层模块`mux221B`中使用`case`语句来根据`s0`和`s1`的组合选择合适的输入。代码如下： ```verilog module mux221B(a1,a2,a3,s0,s1,outy); input a1,a2,a3,s0,s1; output outy; reg outy; always@(*) begin case({s0,s1}) 2'b00: outy <= a1; 2'b01: outy <= a2; 2'b10: outy <= a1; // 这里可能是错误，应为a3 2'b11: outy <= a3; default: outy <= a1; endcase end endmodule ``` 这里的`always@(*)`块定义了一个非阻塞赋值（`<=`），它会在`s0`和`s1`改变时更新`outy`的值。`case`语句根据`s0`和`s1`的二进制值（2位二进制表示）来选择相应的输入。 两种设计的仿真波形和门电路展示表明了它们都能正确实现预期功能，即根据`s0`和`s1`的组合选择输出`outy`。输入输出数据如描述所示，例如，当`s0 = 0`且`s1 = 0`时，输出`outy`为`a1`的值，以此类推。 总结来说，这个实验展示了如何使用Verilog进行数字逻辑设计，包括层次化设计和行为描述。层次化设计强调模块化和可重用性，而行为描述则侧重于功能的直观表达。这两个方法在实际的硬件描述语言编程中都非常重要，可以根据设计的复杂性和个人偏好来选择合适的方法。