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北大计算机系高级计算机系统结构课件chx14-arch05-ilp1
北大计算机系高级计算机系统结构课件chx14-arch05-ilp1
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北京大学微处理器研究开发中心计算机系统结构研究所高等计算机系统结构(第五讲)2014年4月21日程 旭现代指令级并行技术北京大学微处理器研究开发中心计算机系统结
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北京大学微处理器
研究开发中心
计算机系
统结构研究所
高等计算机系统结构
(第五讲)
2014
年
4
月
21
日
程
旭
现代指令级并行技术
issue
北京大学微处理器
研究开发中心
计算机系
统结构研究所
流水线的性能
通过更加复杂的流水线和动态调度开发隐形(
implicit
)指令级
并行性
乱序执行执行,同时保证:
真数据相关
(RAW)
精确中断
通过寄存器换名,消除
WAR
和
WAW
冒险
重排序缓冲器(
Reorder buffer
)保存尚未提交(
committing
)
但已完成的结果,以支持精确中断
频繁出现的转移指令会产生控制冒险,从而限制性能的改进
北京大学微处理器
研究开发中心
计算机系
统结构研究所
指令流水线的总体结构
•
取指和译码进入指令重排序缓冲器
是按序进行的
•
执行是乱序的
乱序完成
•
提交(
Commit
:回写道体系结构级的
状态,即寄存
器对
&
存储器)按序
在提交之前,需要临时存储来保
存结果
(
影子寄存器和存储缓冲器
)
F
e
tch
Decode
Exe
cute
Commi
t
R
e
orde
r Buffer
In
-order
In
-order
Out-
of
-order
Kill
Kill
Kill
Excepti
on?
Inject
handler
PC
北京大学微处理器
研究开发中心
计算机系
统结构研究所
I
-cache
F
et
ch
Buffer
Issue
Buffer
Func.
Units
Arch.
State
Execute
Decode
R
es
ult
Buffer
Commit
PC
Fetch
Br
anch
ex
ecuted
Next fetch
started
在许多现代处理器中,在下一
PC
计算
和最终确定转移结果之间有
10
个以上
的流水级
!
控制流导致的性能损失
如果流水线不能及时选择正确指令,
会导致多少损失
?
~ Loop
length
x pipeline
width
loop * width
20
北京大学微处理器
研究开发中心
计算机系
统结构研究所
Instruction
Taken known?
Target known?
J
JR
BEQZ/BNEZ
MIPS
的转移和跳
转
每条指令的取指都依赖于之前指令的一或二项信息
:
1)
之前的那条指令是发生转移的指令吗(
tak
en br
anch
)
?
2)
如果是,转移目标地址是什么
?
After
Inst.
Decode
After
Inst.
Decode
After
Inst.
Decode
After
Inst.
Decode
After
R
e
g. F
etch
After
R
eg. F
etch
*
*
假设在寄存器读时判断是否为“
0”
1
0
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