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MIPS 31条指令单周期CPU设计说明1

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(2)根据 ADD 的操作确定所需器件，PC 寄存器、指令存储器（instruction (3)根据指令所需用到的操作及部件的输入输出关系，可以得到如下数据通路

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一、实验目标

使用

Verilog HDL

语言实现

条

MIPS

指令的

CPU

的设计和仿真，做到：

①深入了解

CPU

的原理。

②画出实现

条指令的

CPU

的通路图。

③学习使用

Verilog HDL

语言设计实现

条指令的

CPU

。

所设计的

CPU

需要实现以下功能：

①能够正确执行

条

MIPS

指令，每次执行完一条指令后给出各寄存器的

正确信息。

②具有完备性，能够正确处理边界指数据。

③对于较为复杂的随机指令序列，

CPU

应该能够保证正确运行，并执行相

应的功能。

④使用所给的

COE

文件初始化

核的数据寄存器，所设计的

CPU

应当能

够正确执行每一条指令，达到和

COE

文件所代表的程序相同的预期结果。

⑤能够用所给的

COE

文件通过网站上的测试。

二、总体设计

需要实现的

条

MIPS

指令的种类、名称、格式及功能如下：

各条指令设计：

○

ADD：

(1)

确定

ADD

所需的操作

取指令、

R[rd]→R[rs]+R[rt]

、

PC→PC+4

(2)

根据

ADD

的操作确定所需器件，

寄存器、指令存储器（

instruction

memory

）、寄存器堆（

regfile

）、算术逻辑单元

(ALU)

(3)

根据指令所需用到的操作及部件的输入输出关系，可以得到如下数据通路：

○

ADDI：

(1)

确定

ADDI

所需的操作

取指令、立即数符号扩展、

R[rt]→R[rs]+

signed_ext(imm16)

、

PC→PC+4

(2)

根据

ADDI

的操作确定所需器件，

寄存器、指令存储器（

instruction

memory

）、寄存器堆（

regfile

）、算术逻辑单元

(ALU)

、有符号扩展元件

(signed_ext16)

(3)

根据指令所需用到的操作及部件的输入输出关系，可以得到如下数据通路：

○

ADDIU：

(1)

确定

ADDIU

所需的操作

取指令、立即数符号扩展、

R[rt]→R[rs]+

signed_ext(imm16)

、

PC→PC+4

(2)

根据

ADDIU

的操作确定所需器件，

寄存器、指令存储器（

instruction

memory

）、寄存器堆（

regfile

）、算术逻辑单元

(ALU)

、有符号扩展元件

(signed_ext16)

(3)

根据指令所需用到的操作及部件的输入输出关系，可以得到如下数据通路：

○

ADDU：

(1)

确定

ADDU

所需的操作

取指令、

R[rd]→R[rs]+R[rt]

、

PC→PC+4

(2)

根据

ADDU

的操作确定所需器件，

寄存器、指令存储器（

instruction

memory

）、寄存器堆（

regfile

）、算术逻辑单元

(ALU)

(3)

根据指令所需用到的操作及部件的输入输出关系，可以得到如下数据通路：

○

AND：

(1)

确定

AND

所需的操作

取指令、

R[rd]→R[rs]&R[rt]

、

PC→PC+4

(2)

根据

AND

的操作确定所需器件，

寄存器、指令存储器（

instruction

memory

）、寄存器堆（

regfile

）、算术逻辑单元

(ALU)

(3)

根据指令所需用到的操作及部件的输入输出关系，可以得到如下数据通路：

○

ANDI：

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