实验3+-+简单时序电路设计2

实验3的主题是“简单时序电路设计2”，主要目的是让学生掌握Verilog语言中时序电路的设计、实现、仿真和调试技巧。重点在于理解和应用锁存器、触发器、寄存器、移位寄存器和计数器等基本时序元件，并了解它们的复位、使能和加载功能。 时序电路的控制主要依赖于延迟控制和事件控制。延迟控制通过#delay关键字指定在一段时间后执行操作，例如#10 Q = 4'b1001会等待10个时间单位后将Q设置为1001。事件控制则分为跳变沿敏感和电平敏感，如@(posedge clock) curr_state = next_state会在clock的上升沿触发赋值。事件控制可以处理多个事件，使用or或逗号分隔敏感事件列表，@*则表示所有变量和线网都在敏感列表中。 实验中涉及到的器件模型包括D锁存器和D触发器。D_latch模块在clk或D发生变化时更新Q，而D_ff模块在时钟的上升沿触发更新。此外，还提供了时钟下降沿触发的D触发器D_ff_n的模型。测试平台lab3_1_tb设置了时钟脉冲和输入D的变化，用于验证不同器件在不同条件下的行为。 实验内容包括： 1. 创建一个时钟下降沿触发的D触发器D_ff_n模型。 2. 设计一个测试平台lab3_1_tb，模拟时钟和输入D的变化，观察并分析D_latch、D_ff和D_ff_n产生的波形图，理解不同器件在时钟边沿和数据变化时的行为差异。 3. 实现了一个带有同步复位功能的4bit寄存器Register_synch_reset，该模块在时钟上升沿和复位信号rst有效时工作，用于保存4位数据D。 通过这个实验，学生不仅可以深入理解Verilog中时序电路的语法和操作，还能通过仿真波形图分析设计的正确性，从而提升数字逻辑设计和验证的能力。同时，实验中遇到的问题和解决方法、实验心得也是学习过程中不可或缺的部分，有助于巩固理论知识并提高实践技能。