实验仪器和器件:
1. 实验箱、万用表、示波器。
2. 74LS73、74LS00、74LS08、74LS20。
实验原理:
1. 时序逻辑电路的设计步骤:
设计要求-》原始状态图-》最简状态图-》状态分配-》选触发器,求时钟、
输出、状态、驱动方程-》画电路图-》检查电路能否自启动 。
2. 同步计数器与异步计数器的区别:
同步计数器的触发信号是同一个信号,具体来说,每一级的触发器接的都
是同一个时钟信号。异步计数器的每一级的触发器的时钟信号是不同的,
触发器状态变化不是同步的。
3. 异步计数器存在触发器逐级延迟问题,同步计数器虽然各级触发器输出相
差小,译码时能避免出现尖峰,但是电路实现较复杂。
实验内容:
实验内容一:根据加法计数器特点和 JK 触发器功能表,用 JK 触发器设计
一个 16 进制异步加法计数器,用逻辑分析仪观察 CP 和计数器 Q3、Q2、Q1、
Q0 的输出波形。
16 进制异步加法计数器的状态变化:
0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→
1100→1101→1110→1111→0000…
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