李路-201608010623-CPU1

"李路-201608010623-CPU1" CPU 设计实验报告摘要信息 一、CPU 设计概述 CPU 设计是指令集架构（Instruction Set Architecture，ISA）的实现，是计算机系统的核心组件。RISC-V 是一种开源的指令集架构，具有性能优越、免费开放等特征，旨在满足从微控制器到超级计算机等各种复杂程度的处理器需求。 二、RISC-V 指令集架构 RISC-V 指令集架构是由美国加州大学伯克利分校的 EECS 部门的计算机科学部门的 Krste Asanovic 教授、Andrew Waterman 和 Yunsup Lee 等开发人员于 2010 年发明的。其设计目标是能够满足从微控制器到超级计算机等各种复杂程度的处理器需求，支持从 FPGA、ASIC 乃至未来器件等多种实现方式，同时能够高效地实现各种微结构，支持大量定制与加速功能，并与现有软件及编程语言可良好适配。 三、RISC-V 指令集编码格式 RISC-V 指令集编码格式包括了指令的 opcode、 funct3、 funct7、 rd、 rs1、 rs2、 imm 等字段。其中 opcode 字段用于指定指令的类型，funct3 和 funct7 字段用于指定指令的操作数，rd 字段用于指定目的寄存器，rs1 和 rs2 字段用于指定源寄存器，imm 字段用于指定立即数。 四、RISC-V 指令集 RISC-V 指令集包括了各种类型的指令，例如 LOAD、STORE、ARITHMETIC、LOGICAL、CONTROL FLOW 等。其中 JAL 指令用于直接跳转指令，并带有链接功能，BLTU 指令用于无符号比较，SB 指令用于存储 8 位值到存储器，XORI 指令用于执行位 XOR 的逻辑操作，ADD 指令用于进行加法运算等。 五、CPU 执行指令的流程 CPU 执行指令的流程包括取指、译码、执行三个阶段。在取指阶段，CPU 从存储器中取出指令，并将其译码成操作码和操作数。在执行阶段，CPU 执行指令，例如进行加法运算、存储数据等。 六、RISC-V 模拟器程序框架 RISC-V 模拟器程序框架包括了输入输出信号、寄存器变量的定义与初始化、获取寄存器变量之后进行指令相应的计算与赋值、写回操作等。其中 JAL、BLTU、SB、XORI、ADD 等指令的作用分别如下： * JAL：直接跳转指令，并带有链接功能，指令的跳转地址在指令中，跳转发生时要把返回地址存放在 R[rd]寄存器中。 * BLTU：为无符号比较，当 R[rs1]<R[rs2]时,进行跳转。 * SB：SB 指令取寄存器 R[rs2]的低位存储 8 位值到存储器。 * XORI:在寄存器 R[rs1]上执行位 XOR 的逻辑操作，并立即将符号扩展 12 位，将结果放在 R[rd]中。 * ADD:进行加法运算，R[rs1]+R[rs2]，将结果存入 R[rd]中。 七、实验结果 实验结果表明，RISC-V 指令集架构能够满足从微控制器到超级计算机等各种复杂程度的处理器需求，支持从 FPGA、ASIC 乃至未来器件等多种实现方式，同时能够高效地实现各种微结构，支持大量定制与加速功能，并与现有软件及编程语言可良好适配。