智能1602 李路 实验报告1
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2022-08-08
19:11:11
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实验报告
实验题目：相对简单的 CPU 设计
班级：智能 1602
学号：201608010623
姓名：李路
实验目标
利用 VHDL 设计相对简单 CPU 的电路并验证。
实验要求
* 采用 VHDL 描述电路及其测试平台
* 采用时序逻辑设计电路
* 采用从 1 累加到 n 的程序进行测试
实验内容
相对简单的 CPU 的设计需求
相对简单 CPU 的设计需求请详见课件，主要特征如下：
地址总线 16 位，数据总线 8 位
有一个 8 位累加寄存器 AC，一个 8 位通用寄存器 R，一个 1 位的零标志
有一个 16 位 AR 寄存器，一个 16 位程序计数器 PC，一个 8 位数据寄存器
DR，一个 8 位指令寄存器 IR，一个 8 位临时寄存器 TR
有 16 条指令，每条指令 1 个或 3 个字节，其中操作码 8 位。3 字节的指令
有 16 位的地址
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