比较简单。
设计文件:
//时钟分频。
module time_div(clk_in,clk_out);
input clk_in;
output reg clk_out=0;
reg[26:0] clk_div_cnt=0;
always @ (posedge clk_in)
begin
if (clk_div_cnt==49999999)
begin
clk_out=~clk_out;
clk_div_cnt=0;
end
else
clk_div_cnt=clk_div_cnt+1;
end
endmodule
//下面这个是 24h 的。
//module time_div(clk_in,clk_out);
// input clk_in;
// output reg clk_out=0;
// reg[26:0] clk_div_cnt=0;
// reg[16:0] temp_div=0;
// always @ (posedge clk_in)
// begin
// if (clk_div_cnt==49999999)
// begin
// temp_div = temp_div + 1;
// clk_div_cnt=0;
// end
// else begin
// clk_div_cnt=clk_div_cnt+1;
// end
// if (temp_div == 86400/2-1)
// begin
// clk_out = !clk_out;
// clk_div_cnt = 0;
// temp_div = 0;
// end
// end
// endmodule
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