基于时钟分频的PWM发生器Verilog/VHDL程序

所需积分/C币:5 2018-08-01 125KB RAR
评分

基于时钟分频的PWM发生器: 产生一个输出频率为50Hz、占空比为50%的PWM信号去驱动蜂鸣器的发声。 文件中包括Verilog和VHDL的两种语言的Quartus II程序,请您参考。

...展开详情
立即下载 最低0.43元/次 身份认证VIP会员低至7折
举报 举报 收藏 收藏
分享
1.44MB
03.ISE14.7下PLL实验

很多初学者看到板上只有一个 50Mhz 时钟输入的时候都产生疑惑,时钟怎么才 50Mhz?如果 要工作在 100Mhz、 150Mhz 怎么办?在很多 FPGA 芯片内部都集成了 PLL,其他厂商可能丌叫 PLL, 但是也有类似的功能模块,通过 PLL 可以倍频分频,产生其他很多时钟。 本实验通过调用 PLL ip core 来学习 PLL 的使用、 ISE 的 IP core 使用方法。

2019-05-03 立即下载
78KB
50MHZ 分频至1MHZ,1KHz,1Hz 分频

50MHZ 分频至1MHZ,1KHz,1Hz 分频器

2013-06-18 立即下载
15KB
50MHz逐步分频器VHDL代码

50MHz逐步分频器,包含50MHz-1MHz-1KHz-1Hz的分频过程。

2015-11-20 立即下载
383KB
用Verilog编的时钟分频程序

这是光通信中PPM调制方式中的时钟分频程序,此程序使用Verilog语言编程,并且编译成功,希望对大家有所帮助

2014-12-25 立即下载
971KB
基于verilog的时钟分频

基于verilog的任意时钟分频器,包括ucf管脚约束文件和时钟约束文件,只需要在FPGA上输入分频系数,就可以在示波器上获得相应分频后的波形

2015-05-14 立即下载
158KB
fpga时钟树介绍

和基于ASIC(专用集成电路)的时钟电路相比,基于FPGA(现场可编程门阵列)的时钟电路有其自身的特点。FPGA一般提供其专用时钟资源搭建时钟电路,相应的综合工具也能够自动使用这些资源,但是针对于门控时钟和时钟分频电路,如果直接使用综合工具自动处理的结果,会造成较大的时钟偏差。通过合理使用DCM(数字时钟管理单元)和BUFGMUX(全局时钟选择缓冲器)等FPGA的特殊资源,手动搭建时钟电路,可以尽可能地减少时钟偏差对电路时序的影响。

2012-06-03 立即下载
905B
EDA1.5分频时钟产生电路

EDA1 5分频时钟产生电路module fdiv1 5 clkin clr clkout ; input clkin clr; output clkout; reg clkout clk1; wire clk2; integer count; xor xor1 clk2 clkin clk1 ; 异或门 always@ posedge clkout or negedge clr 2分频器

2013-12-09 立即下载
831B
占空比为50%的5分频时钟

占空比为50%的5分频代码,由verilog语言实现的

2013-05-15 立即下载
270KB
FPGA对50MHz分频出各种频率程序

这是一很好的VHDL程序,有各种频率段的分频,有奇分频 和偶分频。对初学者也非常有利因为有详细的注释。

2009-08-24 立即下载
132KB
FPGA 全局时钟与第二全局时钟

“全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利用该资源可以改善设计的综合和实现效果;如果使用不当,不但会影响设计的工作频率和稳定性等,甚至会导致设计的综合、实现过程出错。本文总结了Xilinx FPGA全局时钟和第二全局时钟资源的使用方法,并强调了应用中的注意事项。

2018-04-30 立即下载
46KB
STM8L实时时钟

RTC的各种用途详情;进入低功耗(halt)定时唤醒,制作日历等

2018-01-12 立即下载
1.62MB
基于FPGA的数字时钟设计

EDA技术在电子系统设计领域越来越普及,本设计主要利用VHDL和C语言在FPGA实验板上设计一个电子数字钟,它的计时周期为24小时,显示满刻度为23时59分59秒、。总的程序由几个各具不同功能的单元模块程序拼接而成,其中包括分频程序模块、时分秒计数模块、处理器及外设模块,并且使用QuartusII运用VHDL语言对分频和计数两个模块进行硬件电路设计和电路波形仿真,运用sopc技术嵌入内核并创建了系统所需的外部设备FLASH和SRAM软件通过使用NiosII运用C语言进行编程然后下载到硬件电路中,并在FPGA实验板上进行调试和验证。该设计采用自顶向下、混合输入方式(原理图输入—顶层文件连接和VH

2010-06-16 立即下载
701B
Verilog HDL分频器 2分频 4分频, 8 分频,16分频

Verilog HDL分频器 2分频 4分频, 8 分频,16分频。

2013-05-10 立即下载
59KB
频率分频、倍频

利用Verilog HDL语言实现时钟的分频、倍频。

2015-06-17 立即下载
4KB
奇数分频FPGA设计完整Verilog程序

奇数分频FPGA设计.利用主时钟的上升沿和下降沿分别产生6分频的时钟clk_1to3P和clk_1to3N,该时钟占空比为1/3,即高电平1个周期,电平2个周期。再利用两个时钟的高电平交叉部分刚好=1.5倍源时钟,“异或”后,得到3分频的时钟clk_out,即1.5倍的高电平和1.5倍的低电平。以及5分频的拓展通用设计

2019-03-21 立即下载
82KB
任意分频的verilog 语言实现(占空比50%)

任意分频的verilog 语言实现(占空比50%) 1. 偶数倍(2N)分频 2. 奇数倍(2N+1)分频 3. N-0.5 倍分频 4. 任意整数带小数分频

2012-12-11 立即下载
730B
分频verilog源代码

二分频源代码,可以确认过在quartus上直接使用,本人已经

2014-05-28 立即下载
8MB
基于verilog的数字时钟设计

基于verilog的数字时钟设计

2018-06-12 立即下载
825B
基于FPGA的分频计数程序

基于FPGA的分频器设计,能够输出多个频率段的时钟信号,可用于他控制器的时钟信号,,也可用于定时器和计数器基准信号

2014-10-13 立即下载
img

关注 私信 TA的资源

上传资源赚积分,得勋章
相关内容推荐