Xinlinx原语的用法1

Xilinx 公司原语的使用方法

原语，其英文名字为 Primitive，是 Xilinx 针对其器件特征开发的一系列常用模块的名字，

用户可以将其看成 Xilinx 公司为用户提供的库函数，类似于 C++中的“cout”等关键字，是

芯片中的基本元件，代表 FPGA 中实际拥有的硬件逻辑单元，如 LUT，D 触发器，RAM 等，

相当于软件中的机器语言。在实现过程中的翻译步骤时，要将所有的设计单元都转译为目标

器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代

码输入方式，其和 HDL 语言的关系，类似于汇编语言和 C 语言的关系。

Xilinx 公司提供的原语，涵盖了 FPGA 开发的常用领域，但只有相应配置的硬件才能执行

相应的原语，并不是所有的原语都可以在任何一款芯片上运行。在 Verilog 中使用原语非常

TOOL->Language Template

3.4.1 计算组件

计算组件值得就是 DSP48 核，也有人将其称为硬件乘法器，功能描述如表 3-6 所示。

表 3-6 计算组件清单

DSP48 其结构为一个 18*18 比特的有符号乘法器，且在后面还级联了一个带有可配置流

水线的 3 输入加法器

DSP48 核由一个 18 比特的乘法后面级联一个 48 比特的加法器，乘法器和加法器的应用

位宽分别可以在 18、48 比特内任意调整。其在乘加模块中有广泛应用，特别是各类滤波器

系统中，不仅可以提高系统稳定性，还能够节省逻辑资源且工作在高速模式下。其在 Verilog

中的例化模版为：

input [17:0] A, B; //

input [47:0] C, PCIN;

input [1:0] CARRYINSEL;

input [6:0] OPMODE;

input BCIN, CARRYIN,CEA,CEB,

CEC,CECARRYIN,CECINSUB,CECTRL,CEM,

CEP,CLK, RSTA, RSTB,RSTC,RSTCARRYIN,RSTM,RSTP,SUBTRACT;

//对 DSP48 原语的功能进行配置。

DSP48 #(

.AREG(1), // Number of pipeline registers on the A input, 0, 1 or

// Number of pipeline registers for the CARRYIN input, 0 or 1

.CARRYINSELREG(1),

// Number of pipeline registers for the CARRYINSEL, 0 or 1

.CREG(1), // Number of pipeline registers on the C input, 0 or 1

.LEGACY_MODE("MULT18X18S"),

// Backward compatibility, NONE, MULT18X18 or MULT18X18S

.MREG(1), // Number of multiplier pipeline registers, 0 or 1

.OPMODEREG(1), // Number of pipeline regsiters on OPMODE

input, 0 or 1

.PREG(1), // Number of pipeline registers on the P output, 0 or 1

.A(A), // 18-bit A data input

.B(B), // 18-bit B data input

.BCIN(BCIN), // 18-bit B cascade input

.C(C), // 48-bit cascade input

.CARRYIN(CARRYIN), // Carry input signal

.CARRYINSEL(CARRYINSEL), // 2-bit carry input select

.CEA(CEA), // A data clock enable input

.CEB(CEB), // B data clock enable input

.CEC(CEC), // C data clock enable input

.CECARRYIN(CECARRYIN), // CARRYIN clock enable input

.CECINSUB(CECINSUB), // CINSUB clock enable input

.CECTRL(CECTRL), // Clock Enable input for CTRL regsiters

.CEM(CEM), // Clock Enable input for multiplier regsiters

.CEP(CEP), // Clock Enable input for P regsiters

.RSTCARRYIN(RSTCARRYIN), // Reset input for CARRYIN

registers

.RSTCTRL(RSTCTRL), // Reset input for CTRL registers

.RSTM(RSTM), // Reset input for multiplier registers

.RSTP(RSTP), // Reset input for P pipeline registers

.SUBTRACT(SUBTRACT) // SUBTRACT input

);

endmodule

3.4.2 时钟组件

时钟组件包括各种全局时钟缓冲器、全局时钟复用器、普通 I/O 本地的时钟缓冲器以及高

级数字时钟管理模块，如表 3-7 所示。

表 3-7 时钟组件的清单

下面对几个常用时钟组件进行简单介绍，其余组件的使用方法是类似的。

// BUFG: 全局时钟缓存（Global Clock Buffer），只能以内部信号驱动

// Xilinx HDL 库向导版本，ISE 9.1

BUFG BUFG_inst (

.O(O), //时钟缓存输出信号

.I(I) // /时钟缓存输入信号

);

// 结束 BUFG_ins 模块的例化过程

在综合结果分析中，其和同类原语的 RTL 结构如图 3-32 所示。

图 3-32 全局时钟原语的 RTL 级结构示意图