7系列FPGA GTX/GTH收
发器
用户指南
ug 476(v 1 . 12 . 1)2018年8月14日
7系列FPGA GTX/GTH收发器用户指南www.xilinx.com
ug 476(v 1 . 12 . 1)2018年8月14
日
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商标是其各自所有者的财产。
修订历史
下表显示了本文档的修订历史。
日期
版本
修订本
03/01/2011
1.0
Xilinx初始版本。
03/28/2011
1.1
第一章,删除了表1-4:按器件/封装(Kintex-7 FPGA)划分的GTX收发器通道,并添加了到
UG475的链接:7
系列
FPGAs
封装和引脚排列规格
.
更新表B-1.
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ug 476(v 1 . 12 . 1)2018年8月14
日
日期
版本
修订本
07/08/2011
1.2
第一章,中更新的电脑和PMA功能表1-1.
第二章,修订了中的ODIV2属性表2-1并删除了REFCLK_CTRL表2-2。改正,改变,修正
(想法)参考时钟选择和分配。更新了线路速率和锁定范围通道PLL。更新了中的D因子表
2-8。修改了中CPLLLOCKDETCLK的描述表2-9。将CPLL_RXOUT_DIV重命名为
RXOUT_DIV,将CPLL_TXOUT_DIV重命名为TXOUT_DIV,并在中更新了它们的描述
表2-10.
在中更新行速率四通道PLL。修订的VCO in图2-11。更新了N有效设置,并将D系数添加
到表2-13。更新了中的QPLLLOCKDETCLK描述
表2-14。更新了中的QPLL_CFG描述表2-15。向添加了RXOUT_DIV和TXOUT_DIV属性
表2-15。向添加了CFGRESET和PCSRSVDOUT端口表2-24。更正了中的GTTXRESET名
称图2-16。改正,改变,修正(想法)PLL关断.
第三章,在中更新行速率TXUSRCLK和TXUSRCLK2的产生。增加使用TXOUTCLK驱动
TX接口。已从删除TXRUNDISP[7:0]端口表3-7。在中添加了RX并更新了齿轮箱模式的描
述表3-9。增加启用TX齿轮箱,TX齿轮箱位和字节排序,TX齿轮箱操作模式,外部顺序计数
器操作模式,内部顺序计数器操作模式(仅GTX收发器),表3-10,以及表3-11。更新了中的
TXPHALIGNDONE描述表3-17。更新图3-19及其相关注释在单通道自动模式下使用TX
缓冲旁路(仅限g TX收发器)。增加在多通道手动模式下使用TX缓冲旁路(g TX和GTH收发
器)。更新TX极性控制。更新图3-28。在中将CPLL_TXOUT_DIV重命名为TXOUT_DIV
串行时钟分频器,表3-25,以及表3-26。将TXDLYBYPASS添加到表3-26。更改了中的
TXPOSTCURSOR范围图3-29.
第四章,中更新的可编程电压值表4-2。增加GTX和GTH使用模式—RX端接。更新了
RXOOBRESET,并将RXELECIDLEMODE[1:0]添加到表4-7。更新图4-23。在中将
CPLL_RXOUT_DIV重命名为RXOUT_DIV表4-23。更新了中的项目符号并行时钟分频器
和选择器。将RXDLYBYPASS添加到表4-24。在中将CPLL_RXOUT_DIV重命名为
RXOUT_DIV表4-24和表4-25。增加眼睛扫描架构,图4-26,图4-27,以及图4-28。增加端口
和属性和表4-26,以及表4-27。更新手动对齐和图4-36,并补充道图4-37。更新了中的
RXSLIDE描述表4-32。更新了SHOW_REALIGN_COMMA、RXSLIDE_MODE和
RXSLIDE_AUTO_WAI T的描述,以及
将RXRECCLK重命名为RXOUTCLK,将SHOW_ALIGN_COMMA重命名为
SHOW_REALIGN_COMMA表4-33。改正,改变,修正(想法)RX运行差异。替换了中的
RX8B10BEN描述,并删除了中的RXRUNDISP[7:0}表4-34。将RX CDR添加到图4-40。修
改了中的RXPHALIGNDONE描述表4-36。改正,改变,修正(想法)在单通道自动模式下
使用接收缓冲旁路(仅限GTX收发器)和更新图4-41。增加在多通道手动模式下使用RX缓
冲旁路(GTX和GTH收发器)。将RX CDR添加到图4-49。在中修改了对CLK _科尔_马克斯
_拉特、CLK _科尔_最小_拉特和CLK _科尔_ SEQ _莱恩的描述表4-44.
修改使用RX时钟校正,补充道启用时钟校正,已修改设置RX弹性缓冲极限并更名为
ADJ CLK科尔到SEQ CLK,增加了设置时钟校正序列,时钟校正选项,以及监控时钟校
正。修改了中的RXCHBONDLEVEL描述表4-47。增加使用RX通道绑定,启用通道绑定
。增加设置通道绑定序列。增加设置最大偏斜.
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ug 476(v 1 . 12 . 1)2018年8月14
日
日期
版本
修订本
07/08/2011
1.2
(
续
)
增加通道绑定和时钟校正之间的优先级。修改了中对RXGEARBOXSLIP的描述表4-49。
替换了中对变速箱模式的描述表4-50。增加启用RX变速箱。增加RX变速箱操作模式。
增加RX齿轮箱块同步。重命名为RXRECCLK至RXOUTCLK inRXUSRCLK和
RXUSRCLK2代。更新了中RX_INT_DATAWIDTH的描述表4-55.
第五章,增加图5-2。增加模拟电源引脚,表5-2,以及
表5-3。更新图5-9。改正,改变,修正(想法)未使用的参考时钟。删除了LVDS部分。改
正,改变,修正(想法)印制电路板并补充道表5-6。增加PCB设计清单和表5-7.
第六章,将Gen3添加到中的接收缓冲器表6-1。将TXCHARDISPMODE[0]添加到表6-2
。更新了中TXDEEMPH和RXELECIDLE的描述表6-2。更新PCI Express使用模式
RXBUF_EN和RX_XCLK_SEL的Gen3输入表6-4,补充道管道控制信号和表6-5。更新参
考时钟和表6-6,并补充道表6-7。修改平行时钟(PCLK),补充道图6-1,增加了介绍性
段落并修改了图6-2。改正,改变,修正(想法)第1代和第2代速度之间的速率变化。更新
图6-6。改正,改变,修正(想法)在速率变化期间使用DRP进入或退出第三代速度。更新
了中RXBUF_EN和RX_XCLK_SEL的Gen3表6-8。更新PCI Express通道绑定,并补充道
二叉树示例。增加XAUI使用模型和表6-11穿过表6-14.
附录A,按封装排列的布局信息,更新内容。附录B,按设备排列的位置信息
,扩展表B-1.
附录D,GTX/GTH收发器的DRP地址图,从CPLL_RXOUT_DIV和CPLL_TXOUT_DIV
中删除CPLL表D-2.
通篇将CPLL_TXOUT_DIV重命名为TXOUT_DIV,将CPLL_RXOUT_DIV重命名为
RXOUT_DIV。删除了CPLL和CPLL前缀。自始至终将PLL重命名为CPLL。
07/28/2011
1.2.1
重新格式化表3-17,表3-30,以及表4-10.
11/16/2011
1.3
附录A,按封装排列的布局信息,增加了Virtex-7 FPGA封装。附录B,按设备排列的位
置信息,补充道表B-2.
04/04/2012
1.4
增加了GTH收发器。第一章:已更新表1-1.
第二章:更新了中O和ODIV2端口的描述表2-1。在中将CLKSWING_CFG类型更新为二进
制表2-2。更新了中的CLKSWING_CFG设置表2-3。更新通道PLL和四通道PLL。更新图
2-15。更新响应配置完成,GTX/GTH收发器TX复位。更新图2-20。更新响应配置完成,
GTX/GTH收发器RX复位。在…里表2-33,将RXPD[1:0]时钟域更新为异步。增加数字监
视器.
第三章:已更新图3-1。将BUFH添加到图3-4和图3-5,以及每个图形的注释。更新运行差
异。更新TX齿轮箱。更新图3-14。在…里表3-17,更新了TXPHDLYPD的描述,并添加
了TXSYNCMODE、TXSYNCALLIN、TXSYNCIN、TXSYNCOUT和TXSYNCDONE。
将TXSYNC_MULTI_LANE、TXSYNC_SKIP_DA和TXSYNC_OVRD添加到表3-18.
更新后的注释图3-23。增加TX相位插值器PPM控制器。更新图3-28,包括注释2和6。在
…里表3-28,更新了TXDIFFCTRL[3:0],TXELECIDLE,TXINHIBIT,
TXPOSTCURSOR[4:0]的描述,
TXPRECURSOR[4:0]和gtx XP/gtx txn。在…里表3-32,将RXPD[1:0]时钟域更新为异步
。
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ug 476(v 1 . 12 . 1)2018年8月14
日
日期
版本
修订本
04/04/2012
1.4
(
续
)
第四章:已更新表4-2。更新GTX和GTH使用模式—RX端接和RX均衡器(DFE和LPM)。在
…里表4-11和表4-15,将RXDFEOSHOLD、RXDFEOSOVRDEN和RX_DFE_OS_CFG
替换为RXOSHOLD,
RXOSOVRDEN和RX_OS_CFG。在…里表4-11,将RX_DFE_LPM和
HOLD_DURING_EIDLE合并为RX_DFE_LPM_HOLD_DURING_EIDLE,删除了
IAS_CFG。增加GTX使用模式,包括图4-20,表4-12,以及表4-13。更新图4-23,包括注2
。在…里表4-26,RXLPMEN补充道。在…里表4-27,删除了A_RXLPMEN,更新了
ES_EYE_SCAN_EN,增加了PMA_RSV2[5],USE_PCS_CLK_PHASE_SEL,
ES_CLK_PHASE_SEL。更新
中RX _ PRBS _错误_计数的描述表4-31。更新对准状态信号和手动对齐。更新了中
RXBYTEISALIGNED的描述表4-32。向添加了逗号对齐延迟表4-33。在中添加了有关
RXSLIDE_MODE使用的句子RX缓冲旁路。在…里表4-36,更新了RXPHDLYPD的描述
,并添加了RXSYNCMODE、RXSYNCALLIN、RXSYNCIN、RXSYNCOUT和
RXSYNCDONE。在…里表4-37,增加了RXSYNC_MULTI_LANE,
RXSYNC_SKIP_DA和RXSYNC_OVRD。更新在单通道自动模式下使用接收缓
冲旁路(仅限GTX收发器)航向。更新后的注释
图4-45。在中更新了FTS _莱恩_纠偏_CFG的描述表4-48。更新功能描述,第283页。在…
里表4-49,更新了RXDATAVALID、RXGEARBOXSLIP、RXHEADER、
RXHEADERVALID和的描述
RXSTARTOFSEQ,并添加了RXSLIDE。更新了中齿轮箱模式的描述表4-50。将正常模
式添加到RX变速箱操作模式。更新图4-65和RX齿轮箱模块(GTH收发器).
第五章:已更新表5-1,表5-6,以及表5-7。增加LVDS,包括图5-8。在…里图5-9,将电
容值从0.01 ˌF更新为0.1 ˌF.
第六章:已更新功能描述,包括表6-1。更新了中RXELECIDLE的描述表6-2。更新了中的
[TX/RX]速率[2:0]设置表6-4。更新了中的[TX/RX]OUT_DIV设置表6-6。更新了中的
QPLL_FBDIV设置表6-7.
PCLK频率输入平行时钟(PCLK)。更新进入或退出第三代速度的速率变化。更新PCI
Express时钟校正。在…里表6-12,将[TX/RX]_CLK25_DIV的值从2更新为7。
附录A:在第一段中添加了关于有引线封装选项的句子。增加GTH收发器封装布局图.
附录B:已添加表B-3.
附录D:已更新表D-1和表D-2。增加表D-3和表D-4.
05/07/2012
1.5
第五章:在中更新了对MGTVCCAUX_G[N]的建议表5-7.
附录A:更正的标签在图A-50,图A-61,图A-63,图A-91,以及图A-92.
09/11/2012
1.6
第二章:已更新图2-1。更新了中的CLKSWING_CFG表2-2。将GTREFCLKMONITOR添
加到表2-4。将OUTREFCLK_SEL_INV添加到表2-5。将REFCLKOUTMONITOR添加
到表2-6。增加单一外部参考时钟使用模式和多个外部参考时钟使用模型。更新通道PLL
和四通道PLL。向添加了注释表2-10。增加常见协议的QPLL设置。更新表2-12。从中因
子N的属性列中删除了QPLL_CFG表2-13。增加表2-27和复位情况的描述。更新了中
RXRESETDONE的描述表2-28。在中用rxcdrpreset _ TIME替换RXCDRRESET_TIME
表2-29。增加表2-32和复位情况的描述。更新了中对环回模式的描述回路。更新了对
DMONITOR_CFG[23:0]的描述,并添加了RX_DEBUG_CFG、PCS_RSVD_ATTR[6]和
CFOK_CFG[41]到表2-41。更新了中的Verilog代码捕捉数字监视器输出。在…里解读数
字监视器输出,添加了RXDFELF[3:0]的项目符号并进行更新RXDFEAGC[3:0]用于GTX
和GTH收发器。