图 3-1 中更新了 Zynq-7000 SoC 器件的最小最大寄存器列表。在…里
表 3-1 更新了 VREFN 描述，新的 Zynq-7000 器件通道 VCCPINT，
增加了 VCCPAUX 和 VCCO_DDR。图 3-1 增加了 Zynq-7000 SoC 状态寄存器。图 3-2 中
DI5 至 DI8 的标志寄存器发生了变化，DIS 从表 3-2 中删除。添加了 XADC 校准系数。图
3-4 增加了配置寄存器 ALM[4]、ALM[5]和 ALM[6]。在表 3-3 中，为 DI19 至 DI11 位添
加了一个新行。在表 3-7 中，添加了 ADC 通道 13、14 和 15 的行。Zynq-7000 SoC 报警
阈值寄存器信息被添加到报警寄存器(50h 至 5Fh)。DRP JTAG 接口一节中的注释提到了
Zynq 设备禁用外部 JTAG 访问的情况。本章末尾增加了 Zynq-7000 SoC 处理系统(PS)到
XADC 专用接口一节。
在 XADC 工作模式下，在第一段中并行操作两个 ADC，改为在锁定步骤下操作两个
ADC。在单通道模式中，第一句被删除(“单通道模式是用户可以修改 XADC 操作的最基
本方式。”)表 4-1 和表 4-2 中的序列号和描述针对 Zynq-7000 SoC 设备进行了更改和添
加。在序列器模式中，默认模式序列在表 4-3 中进行了更改，并为 Zynq-7000 SoC 设备
添加了默认模式序列。删除表 4-4 前的句子。表 4-4 和表 4-6 中的脚注进行了增强，以提
及辅助模拟通道支持。更新了表 4-7，以包括 Zynq-7000 SoC 通道。表 4-8 中增加了 Zynq-
7000 系统芯片的报警阈值寄存器。本章末尾增加了新的章节 XADC 增强线性模式和图 4-
5。
添加了动态重新配置端口(DRP)计时部分。删除表 5-1: XADC 时序信息。
在参考输入(VREFP 和 VREFN)中，在第一段末尾添加了“参考电压上的噪声也会给模数
转换器转换带来噪声，并导致更多的代码转换噪声或比预期的信噪比差”。电容值发生
了变化，增加了一个新的 10 F 电容，并在图 6-1 中添加了注释。图 6-5 中添加了注释。
XADC 软件支持完全被取代。在那个部分，Verilog 实例化被替换了。图 6-6:模拟刺激文
件和图 6-7: XADC 模拟输出被删除。在新的部分，增加了图 6-5 到图 6-8。
更新了免责声明和版权。XADC 引脚排列要求中对图 1-2 的更改。在外部模拟输入中，
阐明了如何在 Vivado 工具中处理辅助模拟输入。表 1-2 中复位信号的改进描述。在调整
采集建立时间中，增加了对 ACQ 位的描述。在模拟输入描述中，在等式 2-1 中增加了注
释。增加了表 3-3，状态寄存器中的校准系数。添加到表 3-5 中 DI4 和 DI5 的描述中。添
加到 DRP JTAG 接口的重要注意事项。增加了对模数转换器中表 4-1 和表 4-2 的说明
通道选择寄存器(48h 和 49h)部分。修改图 4-3。添加注释到
表 4-8，报警阈值寄存器。对热管理描述的更改。修改图 5-1。更新转换阶段和事件驱动
采样。添加到采集阶段的描述中。更新外部模拟输入。修改图 6-3。修改的示例设计实
例化和示例设计测试平台。使用 XADC 实例化向导更新。更新了图 6-7。
