SoC芯片的可测试性设计策略是集成电路设计中的一项重要技术，其目的是为了确保芯片在生产、组装以及最终使用过程中的质量和可靠性，方便检测并隔离故障，使电路状态便于观察。随着数字电路复杂度的日益提高，这一设计方法的重要性更加凸显。
本文主要研究了基于USB2.0接口的数字音频编解码片上系统（SoC）的可测试性设计（Design-for-Testability, DFT）策略。该系统采用了UMC 0.13μm CMOS工艺，集成了多种电子元件和模块，包括SRAM、DPRAM、ROM、上电复位单元POR、降压转换器LDO、锁相环PLL、电熔丝盒、ADC和USB焊盘等。为了实现高效测试，本文采用了JTAG接口和焊盘控制逻辑PCL作为测试控制手段，使得所有模块都能被有效测试。
在测试策略中，扫描链测试是重点，通过采用多种优化策略，包括插入旁路逻辑和测试点、应用EDT技术压缩测试向量、以及手动分配扫描链等方法，实现了98.06%的故障覆盖率，达到了系统设计要求。同时，对于存储器的测试，采用了内建自测试（MBIST），通过并行测试和串行调试的策略，将所有存储器的测试时间压缩至单块最大容量存储器的测试时间。
除了常规的测试方法外，本文还提到了电熔丝测试控制策略，采用状态机和编程加速逻辑简化了测试接口，并消除了冗余编程时间。电熔丝单元用来存储芯片ID和用户的配置信息，在测试中需要定义专门的测试模式来完成读写控制。
在系统架构方面，芯片设计了一个包含数字音频编解码模块、数字d类放大器、ADC以及USB接口的数据通路，用于处理音频信号。系统还提供了SPI接口，以便外接支持SPI协议的闪存，实现音乐播放器功能。
本研究中所述的可测试性设计策略已经得到实际验证，并可广泛应用于复杂SoC的设计。文中提出的优化策略不仅提高了测试的质量，还有效地降低了测试成本，研究成果具有一定的应用参考价值。
关键词包括测试控制、测试时间优化、存储器内建自测试（MBIST）、电熔丝等，而对应的中图分类号是TN492。
在引言部分，作者强调了系统可测试性设计的重要性，并指出随着数字电路复杂度的增加，可测试性设计优化越来越关键。芯片设计中常用的可测试性设计方法包括扫描链测试、内建自测试、边界扫描测试和I/O测试等。由于SoC设计复杂度的提高，产生的测试向量增多，这直接导致测试成本随之增加。因此，如何在保证测试质量的同时降低测试成本成为了一个亟待解决的问题。
本文提供了一套针对SoC芯片的可测试性设计策略，不仅考虑了测试的效率和准确性，还兼顾了成本的控制，这对于未来的芯片设计和测试工作具有重要的指导和参考意义。
