双核SoC芯片扫描链测试设计与实现的知识点涉及多个方面，包括芯片制造、测试技术、设计原理及可测性设计（Design for Testability, DFT）的实现等。以下为详细解释：
1. 芯片生产过程中的测试需求
在芯片制造过程中，生产线的随机因素及自身缺陷可能导致制造故障，例如短路和断路等问题。为确保芯片能正常工作，对生产出的芯片进行测试是必要的。芯片的测试难度随着集成度的提升和内部IP数量的增加而增加。为达到测试目标，可测性设计（DFT）技术被引入，通过增加测试逻辑和测试引脚来简化芯片的有效和自动化测试问题。
2. 可测性设计（DFT）
可测性设计技术包括扫描链测试（Scan）、存储器内建自测试（MBIST）和边界扫描测试（BSD）等。DFT的目标是降低芯片的测试成本，提高测试覆盖率和测试质量。在0.13微米工艺及以下，时序相关故障所占比例越来越大，传统由测试机提供的慢速时钟测试无法覆盖这些与时序相关的故障。因此，实速测试（at-speed testing）成为一种重要的测试手段，即使用高速时钟脉冲进行测试，以达到接近芯片工作频率的测试效果。
3. 扫描链测试的基本原理
SoC芯片是一个大规模的时序电路，其电路可以通过组合网络和触发器的反馈建模。由于难以直接控制或观测触发器的值，直接对时序电路产生测试向量是困难的。扫描链测试技术通过将普通触发器改造为扫描触发器，并通过扫描输入端口将触发器串联成链，极大地简化了对时序电路的测试难度。扫描设计分为全扫描和部分扫描。全扫描设计是将所有触发器替换为扫描触发器，而部分扫描设计只在特定的路径中插入扫描触发器。
4. 双核SoC芯片的扫描链测试设计
针对双核SoC芯片，设计了基于扫描链测试的可测性设计电路。针对双核SoC中的DSP硬核和CPU软核特点，采用了不同的扫描链设计方案。DSP硬核已有的扫描链结构被利用，并将DSP的测试端口复用到芯片顶层端口；而在CPU软核及其他硬件逻辑中，则插入了新的扫描链电路。扫描链测试既支持固定型故障测试，也支持时延相关故障测试。为了时延故障测试，设计了片上时钟控制电路，利用PLL（相位锁环）输出高速时钟脉冲进行实速测试。
5. 测试向量的生成及测试结果
使用自动测试向量生成工具（ATPG）产生测试向量，结果表明芯片的固定型故障测试覆盖率可以达到97.6%，时延故障测试的覆盖率可以达到84.9%，满足了芯片测试覆盖率的要求。
6. 关键词解析
关键词：可测性设计、扫描链测试、双核、片上时钟控制。可测性设计关系到芯片的测试成本及良率，扫描链测试是实现可测性设计的关键技术之一。双核表示芯片内部集成了两个处理器核心，片上时钟控制是指在芯片内部实现时钟频率及相位控制的技术，这对于实速测试尤为关键。
双核SoC芯片的扫描链测试设计与实现在芯片测试领域具有重要的地位和作用。通过专业的设计与实现，能够确保芯片在生产过程中的可靠性和功能性，从而提升整个集成电路产业的生产效率和技术水平。
