SOC芯片设计与测试

SOC已经成为集成电路设计的主流。SOC测试变得越来越复杂，在设计时必须考虑DFT和DFM。        本文以一SOC单芯片系统为例，在其设计、测试和可制造性等方面进行研究，并详细介绍了SOC测试解决方案及设计考虑。                引言         以往的系统设计是将CPU，DSP，PLL，ADC，DAC或Memory等电路设计成IC后，再加以组合变成完整的系统，但现今的设计方式是将上述的电路直接设计在同一个IC上，或购买不同厂商的IP（intellectual property），直接加以整合，此方式称为单晶片片上系统（SOC）设计方法。SOC方式大大降低了 【SOC芯片设计与测试】 SOC（System on Chip）芯片设计是一种现代集成电路设计的主流方法，它将多种功能组件，如CPU、DSP、PLL、ADC、DAC、Memory等集成在同一颗芯片上，以此实现系统的高度集成和小型化。这种方式极大地降低了设计和制造成本，但同时也带来了测试上的挑战。 在SOC设计阶段，面向测试设计（DFT, Design for Testability）和面向生产设计（DFM, Design for Manufacturing）变得至关重要。DFT旨在简化产品的测试过程，例如通过采用IEEE1149.1的JTAG（Joint Test Action Group）控制来实现，它支持存储器测试、ATPG（Automatic Test Pattern Generation）扫描测试以及针对不同模块的测试模式。DFM则关注于提高制造效率，降低成本，例如通过并行测试设计来加快测试速度。 对于复杂的SOC器件，测试经济学是一个关键问题。随着工艺技术的进步，器件尺寸减小，但测试复杂度却在增加。在生产测试中，对测试设备的要求提高，测试时间必须尽可能短，以降低高昂的测试成本。特别是在嵌入式DRAM测试中，由于DRAM本身的测试时间较长，因此需要更创新的测试策略。 以文中提到的单芯片系统为例，它包括了微控制器CPU、硬盘控制器HDC、大容量SRAM、缓冲存储器DRAM、PLL、PVT单元和电源管理等组成部分。每个部分都需要在设计时考虑到测试的需求。例如，CPU的测试可能通过专用的测试模式完成，而DRAM则可能通过BIST（Built-in Self Test）控制器进行测试，同时DRAMBIST电路自身则通过扫描和ATPG进行验证。数字逻辑部分可以通过综合生成的电路进行ATPG扫描测试。 测试设计分析的重点在于存储器，特别是DRAM，因为它们占据了大部分的芯片面积和晶体管数，且测试难度相对较高。通过BIST和ATPG策略，可以有效地检测和诊断DRAM中的故障，确保整个SOC系统的可靠性和性能。 SOC芯片设计与测试是一门综合性的技术，涵盖了硬件集成、测试策略、DFT、DFM等多个方面。在设计过程中，必须平衡性能、成本和测试的复杂性，确保最终产品的质量和可制造性。随着技术的不断发展，未来的SOC设计将更加注重优化测试流程，减少测试成本，同时保持系统性能的卓越。