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MIPS

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August 2007 Rev 1 1/56

STLS2E02

Loongson 2E:

High performance 64-bit superscalar MIPS microprocessor

Features

■ MIPS64 superscalar architecture

■ 800MHz max clock frequency (typical

conditions)

■ Single/double precision floating-point units

■ New streaming Multimedia instruction set

support (SIMD)

■ 64KB instruction cache, 64KB data cache, on-

chip 512KB unified L2 cache

■ On-chip DDR-333MHz controller

■ Thermal Design Power (TDP)

– 3.5W @ 800MHz

■ Leading edge 90nm process technology

■ 35x35mm BGA package

■ MIPS based instruction set

■ MIPS bus interface (Sysad)

Description

The STLS2E02, is a MIPS based 64-bit

superscalar microprocessor, able to issue four

instructions per clock cycle among six functional

units: two integer, two single/double-precision

floating point, one 64-bit SIMD and one load/store

unit.

The micro architecture is organized with nine

stages pipeline and support of dynamic branch

prediction.

The Memory hierarchy is composed by the first

level of 64KB 4-way set associative cache for

instructions and data, the second level of 512KB

unified 4-way set associative cache and the

Memory Management Unit with Table Lookside

Buffer.

The Loongson microprocessor family is the

outcome of a successful collaboration started in

2004 between STMicroelectronics and the

Institute of Computing Technology, part of the

Chinese Academy of Science. Loongson

microprocessors were co-developed by

STMicroelectronics and the Institute of

Computing Technology to address all the

applications requiring high level performance and

low power dissipation.

PBGA452

Table 1. Device summary

Order codes Package Packing

STLS2E02 PBGA452 (35x35x2.33mm) Tray

www.st.com

Contents STLS2E02

2/56

Contents

1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

2 Interface description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2.1 Interface signal block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2.2 Bus interface signal components . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

2.3 DDR SDRAM interface signal components . . . . . . . . . . . . . . . . . . . . . . . 11

2.4 Initialization signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.5 Interrupt signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.6 JTAG signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.7 Test and control signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.8 Clock signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.9 Supply and ground . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

3 System bus protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

3.1 System interface unit structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

3.2 Master/slave states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

3.3 System interface connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

3.3.1 Single processor connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

3.3.2 Multiple-processor connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.4 Request and response types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

3.4.1 Processor request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

3.4.2 External response . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

3.4.3 External request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

3.4.4 Processor response . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

3.5 System interface buffer management . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

3.5.1 Current_Request_Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

3.5.2 Processor_Request_Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

3.5.3 External_Request_Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

3.5.4 Processor_Response_Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

3.5.5 External_Response_Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

3.6 System bus transport stream control . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

3.7 Bus signal coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

STLS2E02 Contents

3/56

3.8 Definition and format of Sysstate and Sysresp . . . . . . . . . . . . . . . . . . . . 23

3.9 Interrupt handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

3.10 System bus arbitrator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

3.10.1 Bus arbitration rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

3.10.2 Single-processor bus arbitration protocol . . . . . . . . . . . . . . . . . . . . . . . 24

3.10.3 Multi-processor bus arbitration protocol . . . . . . . . . . . . . . . . . . . . . . . . . 25

3.11 System bus request and response . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

3.11.1 Processor read protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

3.11.2 Processor write protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

3.11.3 External read protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

3.11.4 External write protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

3.11.5 Processor response protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

3.11.6 External response protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

4 DDR SDRAM controller interface description . . . . . . . . . . . . . . . . . . . 37

4.1 DDR SDRAM controller features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

4.2 DDR SDRAM read protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

4.3 DDR SDRAM write protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

4.4 DDR SDRAM parameter format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

4.5 DDR SDRAM sample mode configuration . . . . . . . . . . . . . . . . . . . . . . . . 41

5 Initialization process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

5.1 Power-on reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

5.2 Cold reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

5.3 Warm reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

5.4 Processor state after reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

6 Electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

6.1 Absolute maximum rating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

6.2 Recommended operation environment . . . . . . . . . . . . . . . . . . . . . . . . . . 46

6.3 DC parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

6.4 AC parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

6.5 Power consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

7 Thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

STLS2E02 List of tables

5/56

List of tables

Table 1. Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

Table 2. System bus signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

Table 3. DDR SDRAM controller interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

Table 4. Initialization interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

Table 5. Interrupt interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Table 6. JTAG interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Table 7. Clock signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Table 8. Processor internal/external frequency configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Table 9. DDR Frequency Division Factor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Table 10. Supply and GND signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Table 11. Syscmd [11:0] code identifier . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

Table 12. Relationship between SysCmd[2:0] and number of bytes for read transaction . . . . . . . . . 27

Table 13. Relationship between SysCmd[2:0] and number of bytes for write transaction . . . . . . . . . 29

Table 14. Relationship between SysCmd[4:3] and number of bytes for write transaction . . . . . . . . . 29

Table 15. Relationship between SysCmd[2:0] and number of bytes for read transaction . . . . . . . . . 31

Table 16. Relationship between SysCmd[2:0] and number of bytes for write transaction . . . . . . . . . 33

Table 17. Relationship between SysCmd[4:3] and number of bytes for write transaction . . . . . . . . . 33

Table 18. Relationship between SysCmd[4:3] and number of bytes for read. . . . . . . . . . . . . . . . . . . 34

Table 19. Relationship between SysCmd[4:3] and number of bytes for read. . . . . . . . . . . . . . . . . . . 35

Table 20. DDR SDRAM types supported by DDR SDRAM controllers . . . . . . . . . . . . . . . . . . . . . . . 37

Table 21. DDR SDRAM configuration parameter register formats . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

Table 22. Sample point register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Table 23. Absolute maximum rating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

Table 24. Recommended operating temperature, voltage and frequency . . . . . . . . . . . . . . . . . . . . . 46

Table 25. DC parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

Table 26. DC parameters (JTAG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

Table 27. Clock parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

Table 28. Input setup and hold time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

Table 29. Output delay time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

Table 30. JTAG parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

Table 31. Power consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

Table 32. Power consumption θ

JA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

Table 33. Reflow temperature parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

Table 34. Document revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

剩余55页未读，继续阅读

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