### 使用CPLD实现DSP与PLX9054之间的连接
#### 摘要
本文探讨了如何利用复杂可编程逻辑器件（CPLD）实现数字信号处理器（DSP）芯片TMS320C6711B与PCI桥芯片PLX9054之间的高速数据传输。通过具体的系统设计原理图和性能分析，本文详细阐述了这一过程中的关键技术点，为读者提供了一个实际应用案例。
#### 关键词
CPLD、PLX9054、PCI总线、HPI、local bus
#### 引言
随着计算机技术和通信技术的发展，对高速数据处理的需求日益增加。在许多应用场景中，特别是实时图形、图像及动画处理等领域，需要实现高速的数据传输。本文介绍了一种基于CPLD的设计方案，该方案实现了DSP芯片TMS320C6711B与PCI桥芯片PLX9054之间的高效通信，为高性能计算环境提供了强大的支持。
#### 设计原理与实现
**1. CPLD在设计中的角色**
CPLD（Complex Programmable Logic Device）是一种集成度高、灵活性强的数字电路器件，能够满足从简单逻辑综合设计到复杂的实时硬件现场升级等各种需求。在此设计中，采用Xilinx公司的CPLD器件XC9500LV，以实现PLX9054与DSP芯片之间的实时通信。
**2. PLX9054的工作原理**
PLX9054是一款高性能的PCI接口专用主从器件，支持多种数据传输模式，包括直接传输、DMA控制传输等。它可以在PCI总线端与局部总线端之间进行高效的数据交换。为了实现这一功能，需要对PLX9054进行配置，主要包括以下步骤：
- **配置EEPROM**：通过串行EEPROM或PCI主控制器对PLX9054内部的配置寄存器进行设置。
- **设置PLX9054工作模式**：作为PCI总线的从设备，工作在C模式下（数据、地址总线非复用），局部总线数据宽度设为16bit，并启用外部设备就绪信号READY。
- **禁止无限爆发操作**：屏蔽BTERM bit，避免不必要的数据传输。
**3. 局部总线端的读写时序**
局部总线端的读写操作基本相似，以写周期为例，其时序过程如下：
- **申请局部总线主控权**：PLX9054通过置LHOLD信号有效来申请局部总线的主控权。
- **成为局部总线主控**：在收到局部总线仲裁的响应信号LHOLDA后，PLX9054成为局部总线的主控。
- **地址总线信号进入有效状态**：置ADS#信号为低，使得地址总线信号LA[31:2]、字节使能信号LBE[3:0]和读写选择信号LW/R#进入有效状态。
- **数据传输**：数据线LD[15:0]上的数据信号由READY#驱动，在读、写操作周期，READY#分别表示局部总线设备已经准备好发送或者接收数据。
- **传输结束**：BLAST#信号由PLX9054提供，BLAST#信号为低，表示一次传输的最后一个字节，BLAST#的上升沿标志一次数据传输完成。
- **释放局部总线主控权**：一个LCLK周期之后，PLX9054拉低LHOLD，放弃对局部总线的主控权。
**4. HPI设计要求**
HPI（Host Port Interface）是一种数据宽度为16bit的并行端口，通过HPI，主机可以直接对CPU的存储器空间进行操作。HPI内部加入了两个8级深度的读写缓冲，可以执行地址自增的读写操作，提高了读写操作的吞吐量。HPI为内部CPU提供了标准32bit的数据接口，而它为外部主机提供了一个经济的16bit接口，因此对外部主机而言，每次读写必须执行成对的16bit操作。HPI内部有3个寄存器，分别是控制寄存器（HPIC）、地址寄存器（HPIA）和数据寄存器（HPID）。这些寄存器可以直接被主机访问，主机每执行一次对CPU内部存储空间的访问，都必须先对控制寄存器和地址寄存器写入相应的值，然后才能对数据寄存器进行读写操作。
#### 结论
通过上述设计与实现，我们成功地利用CPLD实现了DSP芯片TMS320C6711B与PCI桥芯片PLX9054之间的高速数据传输。这种设计方案不仅提高了系统的整体性能，还为其他类似的应用场景提供了有价值的参考。在未来的研究中，可以通过进一步优化CPLD的设计来提高数据传输的速度和效率，以适应更高性能的需求。
