2 / 17

从中可以发现它多了两个信号： CLK#与 DQS，CLK#与正常 CLK 时钟相位相反，形成差分时钟

信号。而数据的传输在 CLK 与 CLK#的交叉点进行，可见在 CLK 的上升与下降沿（此时正好是 CLK#

的上升沿）都有数据被触发，从而实现 DDR。在此，我们可以说通过差分信号达到了 DDR 的目的，

甚至讲 CLK#帮助了第二个数据的触发，但这只是对表面现象的简单描述，从严格的定义上讲并不

能这么说。之所以能实现 DDR，还要从其内部的改进说起。

DDR 内存芯片的内部结构图

这是一颗 128Mbit 的内存芯片，从图中可以看出来，白色区域内与 SDRAM 的结构基本相同，

但请注意灰色区域，这是与 SDRAM 的不同之处。首先就是内部的 L-Bank 规格。SDRAM 中 L-Bank

存储单元的容量与芯片位宽相同，但在 DDR SDRAM 中并不是这样，存储单元的容量是芯片位宽

的一倍，所以在此不能再套用讲解 SDRAM 时 “芯片位宽=存储单元容量” 的公式了。也因此，真正

的行、列地址数量也与同规格 SDRAM 不一样了。

以本芯片为例，在读取时，L-Bank 在内部时钟信号的触发下一次传送 8bit 的数据给读取锁存

器，再分成两路 4bit 数据传给复用器，由后者将它们合并为一路 4bit 数据流，然后由发送器在

DQS 的控制下在外部时钟上升与下降沿分两次传输 4bit 的数据给北桥。这样，如果时钟频率为

100MHz，那么在 I/O 端口处，由于是上下沿触发，那么就是传输频率就是 200MHz。

现在大家基本明白 DDR SDRAM 的工作原理了吧，这种内部存储单元容量（也可以称为芯片

内部总线位宽）=2×芯片位宽（也可称为芯片 I/O 总线位宽）的设计，就是所谓的两位预取（2-bit

Prefetch），有的公司则贴切的称之为 2-n Prefetch（n 代表芯片位宽）。

紫光DDR3读写测试实验.pdf

DDR3读写测试实验

07.DDR3读写测试与仿真实验.pdf

紫光sd卡读写实验.pdf

黑金ax7101和7102 DDR3读写测试仿真例程及代码

DDR3读写测试.pdf

DDR3全地址读写测试

紫光Logos2系列100H，DDR3读写测试工程，可仿真

一种新颖的DDR3读写分离与眼图测试方法.pdf

FPGA- DDR3电路设计与测试验证.pdf

紫光同创 DDR3 用户数据调度模块代码（Verilog）

紫光同创 DDR3 仿真工程

DDR4协议及芯片手册.7z

4G ddr3 数据手册.pdf

基于Spartan-6 FPGA的DDR3布线分析和测试.pdf

AXI总线对DDR3读写测试工程

DDR3 MIG IP核DDR3读写测试解决方案

基于FPGA的DDR3多端口读写存储管理设计.pdf

基于MIG的DDR3读写测试电路Vivado工程已上板测试

紫光展锐8503芯片手册

国产FPGA紫光同创PGL22G核心板+开发底板PDF原理图+ALTIUM底板PCB图.zip

紫光同创 FPGA 图像翻转工程源代码（Verilog）

紫光同创 Gamma 变换工程源代码（Verilog）

紫光同创 FPGA 素描风格变换工程源代码（Verilog）

FPGA（XILINX） DDR3 内存条 读写测试 仿真通过 （VIVADO 2015.2）

紫光I2C接口EEPROM实验.pdf

DDR3 AXI4 IP核读写仿真实验（2）对应工程

紫光同创 RGB 转灰度图工程源代码（Verilog）

《Logos 系列产品 HMIC-H IP用户指南》

最新资源

FPGA（XILINX） DDR3 内存条读写测试仿真通过（VIVADO 2015.2）