实验一 基本门电路设计
1. 实验目的
掌握基本门电路的设计,熟悉 Quartus II 设计 Verilog HDL 程序。
2. 实验内容
设计基本门电路，并进行仿真验证。
3. 程序代码
module AND(a,b,AN,OR,FEI,AFEI,OFEI,YIHUO,TONGHUO);
input a,b;
output AN, OR, FEI, AFEI, OFEI, YIHUO,TONGHUO;
assign AN=a&&b;
assign OR=a|b;
assign FEI=!b;
assign AFEI=!AN;
assign OFEI=!OR;
assign YIHUO=a^b;
assign TONGHUO=!YIHUO;
endmodule
4. 仿真结果
RTL 结果
仿真波形
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