可编程硬件描述语言VHDL Quartus 五分频器源代码.pdf

VHDL Quartus 五分频器源代码 --半周期是原来半周期信号的N倍 --一个上升沿是2分频 --两个上升沿就是4分频 --三个上升沿就是6分频 LIBRARY IEEE; --调用库 USE IEEE.STD_LOGIC_1164.ALL;--调用包集合 USE IEEE.STD_LOGIC_UNSIGNED.ALL;--调用包集合，可以克服'1',1，"0001"的编译问题 USE IEEE.STD_LOGIC_ARITH.ALL;--调用包集合 ---------------------------------------------------------------------------------------------------------------------- ENTITY CLK_DIV5 IS --定义实体 PORT ( CLKIN : IN STD_LOGIC;--分频前的时钟输入 RST: IN STD_LOGIC;--复位端输入，建议复位时，复位为高电平，因为实验箱是低电平驱动 TMPOUT: OUT STD_LOGIC;